特許
J-GLOBAL ID：200903059873964359

強誘電体メモリ装置およびその製造方法

発明者：
名取 栄治

名取 栄治 について

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小口 幸一

小口 幸一 について

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長谷川 和正

長谷川 和正 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-206588
公開番号（公開出願番号）：特開2002-026285
出願日： 2000年07月07日
公開日（公表日）： 2002年01月25日
要約：
【要約】【課題】 メモリセルの集積度を格段に向上させ、しかもチップ面積を小さくすることができる強誘電体メモリ装置およびその製造方法を提供する。【解決手段】 強誘電体メモリ装置1000は、メモリセルアレイ200と周辺回路部100とを有する。メモリセルアレイ200は、メモリセルがマトリクス状に配列され、第1信号電極30と、該第1信号電極30と交差する方向に配列された第2信号電極34と、少なくとも第1信号電極30と第2信号電極34との交差領域に配置された強誘電体層32と、を含む。周辺回路部100は、メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための回路、例えば第1駆動回路50,第2駆動回路52および信号検出回路54を含む。そして、メモリセルアレイ200および周辺回路部100は、積層するように異なる層に配置される。
請求項（抜粋）：
メモリセルがマトリクス状に配列され、第1信号電極と、該第1信号電極と交差する方向に配列された第2信号電極と、少なくとも前記第1信号電極と前記第2信号電極との交差領域に配置された強誘電体層と、を含むメモリセルアレイと、前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための周辺回路部と、を含み、前記メモリセルアレイおよび前記周辺回路部は、異なる層に配置される、強誘電体メモリ装置。
IPC (4件)：
H01L 27/105 ,  H01L 27/10 471 ,  H01L 27/10 481 ,  H01L 27/10 495
FI (4件)：
H01L 27/10 471 ,  H01L 27/10 481 ,  H01L 27/10 495 ,  H01L 27/10 444 C
Fターム (16件)：
5F083FR01 ,  5F083GA03 ,  5F083GA09 ,  5F083JA15 ,  5F083JA17 ,  5F083JA38 ,  5F083JA43 ,  5F083JA44 ,  5F083JA45 ,  5F083JA46 ,  5F083LA10 ,  5F083MA06 ,  5F083MA19 ,  5F083ZA01 ,  5F083ZA23 ,  5F083ZA30
引用特許：
審査官引用 (10件)
  • 半導体装置の製造方法
    公報種別：公開公報   出願番号：特願平6-313481   出願人：テキサスインスツルメンツインコーポレイテツド
  • 特開平2-154388
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平5-282008   出願人：株式会社日立製作所
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