特許
J-GLOBAL ID：200903060344602164

半導体装置及びその製造方法

発明者：
北田 秀樹

北田 秀樹 について

, 
清水 紀嘉

清水 紀嘉 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (2件)： 北野 好人 ,  三村 治彦
公報種別：公開公報
出願番号（国際出願番号）：特願2004-121428
公開番号（公開出願番号）：特開2005-310807
出願日： 2004年04月16日
公開日（公表日）： 2005年11月04日
要約：
【課題】ダマシンプロセスを用いた銅配線を有する半導体装置及びその製造方法に関し、銅膜堆積直後の表面段差及び埋め込みに必要とされる総めっき膜厚を低減する。【解決手段】絶縁膜16に埋め込まれた銅配線26bと、銅配線26bの近傍の絶縁膜16に埋め込まれたCMP用のダミーパターン26cとを有する半導体装置において、ダミーパターン26cを構成する単位パターンを、単位面積あたり10〜25%の密度で形成する。これにより、ボトムアップ成長様式の電解めっきを用いる場合にも、オーバープレートによる銅膜表面の段差を低減するとともに、配線溝の埋め込みに必要とされる総めっき膜厚を低減することができる。【選択図】 図1
請求項（抜粋）：
絶縁膜に、配線を埋め込むための配線溝と、前記配線溝の近傍に配置されたCMP用のダミーパターンを埋め込むための複数の溝とを形成する工程と、 前記配線溝及び前記複数の溝が形成された前記絶縁膜上に、電解めっきにより銅膜を形成する工程と、 CMPにより前記絶縁膜上の前記銅膜を除去し、前記配線溝に埋め込まれた銅配線と、前記複数の溝に埋め込まれたダミーパターンとを形成する工程とを有する半導体装置の製造方法であって、 前記配線溝及び前記複数の溝を形成する工程では、前記複数の溝を、単位面積あたり10〜25%の密度で形成する ことを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L21/3205 ,  C25D7/12 ,  H01L21/288 ,  H01L21/304
FI (6件)：
H01L21/88 K ,  C25D7/12 ,  H01L21/288 E ,  H01L21/304 622X ,  H01L21/88 M ,  H01L21/88 S
Fターム (40件)：
4K024AA09 ,  4K024AB08 ,  4K024AB09 ,  4K024BA15 ,  4K024BB12 ,  4K024BC10 ,  4K024CA16 ,  4K024DA10 ,  4K024FA01 ,  4K024GA02 ,  4K024GA16 ,  4M104BB04 ,  4M104BB32 ,  4M104DD52 ,  4M104DD75 ,  4M104FF18 ,  4M104HH12 ,  5F033HH11 ,  5F033HH21 ,  5F033HH32 ,  5F033JJ11 ,  5F033JJ21 ,  5F033JJ32 ,  5F033KK11 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP27 ,  5F033PP33 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033VV01 ,  5F033WW00 ,  5F033WW01 ,  5F033XX01
引用特許：
審査官引用 (8件)
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