半導体記憶装置

発明者：
出願人/特許権者：
代理人 (6件)：深見久郎 , 森田俊雄 , 仲村義平 , 堀井豊 , 野田久登 , 酒井將行
公報種別：公開公報
出願番号（国際出願番号）：特願2003-433992
公開番号（公開出願番号）：特開2005-191454
出願日： 2003年12月26日
公開日（公表日）： 2005年07月14日
要約：

【課題】ソフトエラー耐性の大きいSRAM(半導体記憶装置)を提供する。【解決手段】横長型セル(3分割されたウェルがワード線の延在方向に並び、ビット線方向よりもワード線方向に長いメモリセル)上に、第1と第2ドライバMOSトランジスタN1,N2と、第1ロードMOSトランジスタP1,P2と、第1と第2アクセスNMOSトランジスタN3,N4とを設けたフルCMOSSRAMにおいて、記憶ノードとなる埋め込み配線5D,5G上に、互いに間隔をあけて設けられ、上層と下層セルプレート6(6A,6B),7(7A,7B)が交互接続された2つのキャパシタを設置する。【選択図】図11

請求項（抜粋）：

ワード線と、前記ワード線の延在方向と直交する方向に延びるビット線と、前記ビット線の延在方向よりも前記ワード線の延在方向に長いメモリセルとを備え、前記メモリセルは、前記ワード線の延在方向に並ぶ第1導電型の第1ウェル領域、第2導電型の第2ウェル領域および第1導電型の第3ウェル領域と、前記第1ウェル領域上に形成された第1ドライバMOS(Metal Oxide Semiconductor)トランジスタと第1アクセスMOSトランジスタと、前記第2ウェル領域上に形成された第1と第2ロードMOSトランジスタと、前記第3ウェル領域上に形成された第2ドライバMOSトランジスタと第2アクセスMOSトランジスタと、前記第1と第2ドライバMOSトランジスタ、前記第1と第2アクセスMOSトランジスタおよび前記第1と第2ロードMOSトランジスタを覆う層間絶縁膜内に形成され、前記第1ドライバMOSトランジスタ、前記第1アクセスMOSトランジスタおよび前記第1ロードMOSトランジスタの活性領域と、前記第2ドライバMOSトランジスタおよび前記第2ロードMOSトランジスタのゲートとを接続する第1局所配線と、前記層間絶縁膜内に形成され、前記第2ドライバMOSトランジスタ、前記第2アクセスMOSトランジスタおよび前記第2ロードMOSトランジスタの活性領域と、前記第1ドライバMOSトランジスタおよび前記第1ロードMOSトランジスタのゲートとを接続する第2局所配線と、前記層間絶縁膜上に間隔をあけて形成された第1と第2下層プレートと、前記第1と第2下層プレート上にそれぞれ誘電体膜を介して形成され、該第1と第2下層プレートとの間でそれぞれ第1と第2キャパシタを形成する第1と第2上層プレートとを有し、前記第2上層プレートおよび前記第1下層プレート間と、前記第1上層プレートおよび前記第2下層プレート間とは、それぞれ前記誘電体膜に形成された第1と第2コンタクトホールを介して接続され、該第1と第2コンタクトホールは、それぞれ第1と第2局所配線上に形成される半導体記憶装置。

IPC (2件)：

H01L21/8244 , H01L27/11

FI (1件)：

H01L27/10 381

Fターム (19件)：

5F083BS27 , 5F083BS38 , 5F083BS48 , 5F083GA02 , 5F083GA09 , 5F083GA18 , 5F083HA02 , 5F083JA37 , 5F083JA39 , 5F083JA53 , 5F083JA56 , 5F083LA01 , 5F083LA12 , 5F083LA16 , 5F083LA17 , 5F083LA18 , 5F083NA01 , 5F083NA08 , 5F083PR40

引用特許：

出願人引用 (5件)

SRAMセル
公報種別：公開公報出願番号：特願平4-015397 出願人：テキサスインスツルメンツインコーポレイテツド
半導体集積回路装置
公報種別：公開公報出願番号：特願2001-205346 出願人：株式会社日立製作所
半導体装置
公報種別：公開公報出願番号：特願2000-263961 出願人：三菱電機株式会社

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審査官引用 (2件)

半導体記憶装置
公報種別：公開公報出願番号：特願2002-312887 出願人：三菱電機株式会社
SRAMセル
公報種別：公開公報出願番号：特願平4-015397 出願人：テキサスインスツルメンツインコーポレイテツド

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