特許
J-GLOBAL ID：200903028241600987
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-312887
公開番号（公開出願番号）：特開2003-297954
出願日： 2002年10月28日
公開日（公表日）： 2003年10月17日
要約：
【要約】【課題】 セル面積の増大を伴わずに、セルノードに電荷容量を付加して、ソフトエラー耐性に優れた半導体記憶装置を提供する。【解決手段】 n型バルクアクセストランジスタとn型バルクドライバトランジスタとp型バルクロードトランジスタとを、それぞれ2つずつ備えたフルCMOS型のメモリセルを有する半導体記憶装置において、記憶ノードに対して接続される電荷容量付加用の電荷容量体が絶縁膜及び導電膜から構成され、該絶縁膜及び導電膜が、上記第1及び第2のセルノードの上側に直接に形成される。
請求項（抜粋）：
アレイ状に配置された複数のフルCMOS型のメモリセルを備えた半導体記憶装置において、上記各メモリセルが、電源電圧ラインと接地電圧ラインとの間に直列接続されるとともに、それらのゲートが同一の配線に対して共通に接続された第1のロードトランジスタ及び第1のドライバトランジスタと、上記第1のドライバトランジスタと同様に上記電源電圧ラインと接地電圧ラインとの間に直列接続されるとともに、それらのゲートが同一の配線に対して共通に接続された第2のロードトランジスタ及び第2のドライバトランジスタと、上記第1のロードトランジスタにおける活性領域と上記第1のドライバトランジスタにおける活性領域とを接続させ、更に、上記第2のロードトランジスタ及び第2のドライバトランジスタのゲートに対して接続する第1のセルノードと、上記第2のロードトランジスタにおける活性領域と上記第2のドライバトランジスタにおける活性領域とを接続させ、更に、上記第1のロードトランジスタ及び第1のドライバトランジスタのゲートに対して接続する第2のセルノードと、上記第1のセルノードと第1のビットラインとの間に接続され、そのゲートがワードラインに接続された第1のアクセストランジスタと、上記第2のセルノードと上記第1のビットラインと対をなす第2のビットラインとの間に接続され、そのゲートが上記ワードラインに接続された第2のアクセストランジスタと、上記第1及び第2のセルノードとともに電荷容量体を構成すべく、該第1及び第2のセルノードの上側に、該セルノードの両方を共通して覆い、第1及び第2のセルノードと導電膜との間に絶縁膜が挟まれるように形成される絶縁膜及び導電膜と、を有していることを特徴とする半導体記憶装置。
IPC (2件)：
H01L 21/8244
, H01L 27/11
5F083BS27
, 5F083BS38
, 5F083BS48
, 5F083GA09
, 5F083GA18
, 5F083GA28
, 5F083JA35
, 5F083JA37
, 5F083JA39
, 5F083LA01
, 5F083LA12
, 5F083LA16
, 5F083LA21
, 5F083NA01
, 5F083PR06
, 5F083PR10
出願人引用 (2件)
審査官引用 (9件)
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