特許
J-GLOBAL ID:200903060678327733
半導体装置およびその製造方法
発明者:
,
出願人/特許権者:
代理人 (1件):
服部 毅巖
公報種別:公開公報
出願番号(国際出願番号):特願2003-332383
公開番号(公開出願番号):特開2005-101234
出願日: 2003年09月24日
公開日(公表日): 2005年04月14日
要約:
【課題】 半導体装置の高速化、低消費電力化を図る。【解決手段】 ソース・ドレイン10が形成される薄膜Si層5を、ゲート電極8直下の領域からソース・ドレイン10側の領域に向かって湾曲させる。これにより、薄膜Si層5内でソース・ドレイン10に挟まれたゲート電極8直下のチャネル領域に歪みを発生させ、キャリア移動度を向上させる。さらに、湾曲した薄膜Si層5の下を空洞4にすることでpn接合に起因する寄生容量が低減される。【選択図】 図1
請求項(抜粋):
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層に形成されたソース・ドレインと、を有する半導体装置において、
前記半導体層は、前記ソース・ドレインに挟まれた前記ゲート電極直下の領域から前記ソース・ドレイン側の領域に向かって湾曲していることを特徴とする半導体装置。
IPC (3件):
H01L29/786
, H01L21/336
, H01L29/78
FI (6件):
H01L29/78 616T
, H01L29/78 301X
, H01L29/78 301Y
, H01L29/78 301S
, H01L29/78 626C
, H01L29/78 618C
Fターム (98件):
5F110AA01
, 5F110AA02
, 5F110AA09
, 5F110CC02
, 5F110DD01
, 5F110DD05
, 5F110DD12
, 5F110DD13
, 5F110DD21
, 5F110DD25
, 5F110EE05
, 5F110EE09
, 5F110EE14
, 5F110EE31
, 5F110FF01
, 5F110FF02
, 5F110FF03
, 5F110FF04
, 5F110FF22
, 5F110FF26
, 5F110FF29
, 5F110GG02
, 5F110GG12
, 5F110GG22
, 5F110GG25
, 5F110GG42
, 5F110HJ01
, 5F110HJ13
, 5F110HJ23
, 5F110HK05
, 5F110HK40
, 5F110HL02
, 5F110HL03
, 5F110HL14
, 5F110HL23
, 5F110HL24
, 5F110HM02
, 5F110HM15
, 5F110NN02
, 5F110NN23
, 5F110NN35
, 5F110NN62
, 5F110QQ19
, 5F140AA01
, 5F140AA02
, 5F140AA05
, 5F140AA12
, 5F140AC28
, 5F140AC36
, 5F140BA01
, 5F140BA03
, 5F140BA05
, 5F140BA17
, 5F140BB02
, 5F140BC12
, 5F140BC13
, 5F140BD04
, 5F140BD09
, 5F140BD11
, 5F140BE07
, 5F140BE08
, 5F140BE10
, 5F140BF01
, 5F140BF04
, 5F140BF11
, 5F140BF18
, 5F140BF60
, 5F140BG08
, 5F140BG14
, 5F140BG28
, 5F140BG34
, 5F140BG38
, 5F140BG45
, 5F140BG52
, 5F140BG53
, 5F140BH05
, 5F140BH08
, 5F140BH15
, 5F140BH39
, 5F140BH45
, 5F140BJ01
, 5F140BJ08
, 5F140BJ27
, 5F140BK02
, 5F140BK13
, 5F140BK21
, 5F140BK25
, 5F140BK29
, 5F140BK30
, 5F140BK34
, 5F140BK39
, 5F140CA03
, 5F140CB04
, 5F140CC03
, 5F140CE05
, 5F140CE18
, 5F140CF04
, 5F140CF05
引用特許: