特許

J-GLOBAL ID：200903062094084262

半導体メモリ装置

発明者： 甲斐 康員
出願人/特許権者： 株式会社沖マイクロデザイン宮崎 ,  沖電気工業株式会社
代理人 (1件)： 清水 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-101053
公開番号（公開出願番号）：特開平9-289293
出願日： 1996年04月23日
公開日（公表日）： 1997年11月04日
要約：

【要約】 (修正有)【課題】 複数個の象限領域に空間的に分割された複数個のメモリセルを持つ半導体メモリ装置において、上側あるいは下側の電源に偏っていたノイズ源を、左側と右側で上下に分散させ、ノイズを小さく抑えて、センスアンプの増幅スピードの高速化を図る。【解決手段】 象限領域50〜53の各々が複数個の区分を持ち、前記象限領域の各々は、それぞれの象限領域内のみで区分に接続されたデータ線を有している。メモリセルが4つの象限領域に分割され、区分をアドレス指定して活性化するためのXデコーダー54を含み、これは上側及び下側の象限領域の間に配置される。またYデコーダー55を含み、これは左側及び右側の象限領域の間に配置される。複数個の象限領域の周縁部に沿って主たる電源が配線され、チップの上下側に各々配線された電源は主に各々上下側の象限領域に用いられる。

請求項（抜粋）：

複数個の象限領域に空間的に分割された複数個のメモリセルを持つ半導体メモリ装置において、(a)象限領域の各々が複数個の区分を持ち、前記象限領域の各々は、それぞれの象限領域内のみで区分に接続されたデータ線を有し、該象限領域の1個又は複数個を1つのブロックとして扱い、複数個のブロックを分割動作させ、(b)前記メモリセルが4つの象限領域に分割され、区分をアドレス指定して活性化するためのXデコーダーを含み、該Xデコーダーは上側及び下側の象限領域の間に配置され、(c)前記メモリセルをアドレス指定してデータ線に接続させるためのYデコーダーを含み、該Yデコーダーは左側及び右側の象限領域の間に配置され、(d)前記複数個の象限領域の周縁部に沿って主たる電源が配線され、チップの上側に配線された電源は主に上側の象限領域に用いられ、チップの下側に配線された電源は主に下側の象限領域に用いられる半導体メモリ装置であって、(e)前記象限領域をクロス状にブロック分割したことを特徴とする半導体メモリ装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  G11C 11/401

FI (4件)：

H01L 27/10 681 C ,  G11C 11/34 362 H ,  G11C 11/34 371 K ,  H01L 27/10 681 D

引用特許：

審査官引用 (1件)

• 半導体集積回路
  公報種別：公開公報   出願番号：特願平5-268448   出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社