特許
J-GLOBAL ID:200903062635571552

半導体装置の製造方法

発明者:
出願人/特許権者:
代理人 (2件): 和泉 良彦 ,  小林 茂
公報種別:公開公報
出願番号(国際出願番号):特願2004-280950
公開番号(公開出願番号):特開2006-100310
出願日: 2004年09月28日
公開日(公表日): 2006年04月13日
要約:
【課題】スイッチング動作における駆動力を向上する。【解決手段】基板1とドレイン領域2からなる第一導電型の半導体基体の一主面側にヘテロ半導体層30を形成する工程と、所定の開口を有するマスク層をマスクとして用いて、ヘテロ半導体層30を選択的に、かつ所定の厚みを残すようにエッチングする工程と、ヘテロ半導体層30の露出した部分を酸化する工程と、該酸化によって形成された酸化膜10をエッチングしてヘテロ半導体領域3を形成する工程と、ヘテロ半導体領域3並びに半導体基体に接するようにゲート絶縁膜4を形成する工程とを含む。【選択図】 図3
請求項(抜粋):
第一導電型の半導体基体と、 前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なるヘテロ半導体領域と、 前記ヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、 前記ヘテロ半導体領域と接続されたソース電極と、 前記半導体基体とオーミック接続されたドレイン電極とを有する半導体装置の製造方法において、 少なくとも前記半導体基体の一主面側にヘテロ半導体層を形成する第一の工程と、 所定の開口を有するマスク層をマスクとして用いて、前記ヘテロ半導体層を選択的に、かつ所定の厚みを残すようにエッチングする第二の工程と、 前記ヘテロ半導体層の露出した部分を酸化する第三の工程と、 前記酸化によって形成された酸化膜をエッチングして前記ヘテロ半導体領域を形成する第四の工程と、 前記ヘテロ半導体領域並びに前記半導体基体に接するように前記ゲート絶縁膜を形成する第五の工程と を少なくとも含むことを特徴とする半導体装置の製造方法。
IPC (3件):
H01L 29/78 ,  H01L 29/12 ,  H01L 21/336
FI (8件):
H01L29/78 652T ,  H01L29/78 653A ,  H01L29/78 654Z ,  H01L29/78 658F ,  H01L29/78 658G ,  H01L29/78 658E ,  H01L29/78 301J ,  H01L29/78 301B
Fターム (30件):
5F140AA05 ,  5F140AC16 ,  5F140BA01 ,  5F140BA02 ,  5F140BA04 ,  5F140BA05 ,  5F140BA06 ,  5F140BA12 ,  5F140BA13 ,  5F140BA16 ,  5F140BB18 ,  5F140BC12 ,  5F140BD06 ,  5F140BE03 ,  5F140BE09 ,  5F140BF01 ,  5F140BF04 ,  5F140BG27 ,  5F140BG31 ,  5F140BG37 ,  5F140BH07 ,  5F140BH27 ,  5F140BH28 ,  5F140BH30 ,  5F140BH41 ,  5F140BH47 ,  5F140BH49 ,  5F140BJ05 ,  5F140BJ11 ,  5F140BJ15
引用特許:
出願人引用 (7件)
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審査官引用 (8件)
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