特許
J-GLOBAL ID：200903062787733833
メモリアクセス装置および方法、並びにデータ処理装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
杉浦 正知
公報種別：公開公報
出願番号（国際出願番号）：特願平10-314592
公開番号（公開出願番号）：特開2000-149426
出願日： 1998年11月05日
公開日（公表日）： 2000年05月30日
要約：
【要約】【課題】 メモリに対するアクセスの効率を向上させる。【解決手段】 記録処理(パッキング、シャフリング、エラー訂正符号の符号化)のためにメインメモリに対してデータが入出力される。メインメモリは、4個のバンクを有し、各バンクがカラムおよびロウアドレスによってアドレッシングされる。メインメモリが1シンクブロックのデータ量以上の容量の論理単位に分割され、各論理単位がインデックスを有する。論理単位内では、カラムアドレス方向にバーストを行う。バースト内の8ワードのアドレッシングは、連続であるので、先頭アドレスのみを指定する。バーストが複数回続く場合は、バンク方向に展開する。すなわち、1回バーストが終了したらバンクを切り替える。そして、4個のバンクが一巡したらカラムアドレスを進める。以上のアドレッシングを繰り返す。カラムアドレスを使いきったらロウアドレスをひとつ進める。
請求項（抜粋）：
複数のバンクを有し、各バンクがロウおよびカラムアドレスによって、アドレスが指定され、複数ワードを単位としてアクセスされるバースト可能なメモリに対してアクセスを行うメモリアクセス装置において、伝送または記録時のデータ単位量以上の容量の論理単位を設定し、上記論理単位のカラムアドレス方向にバーストを行い、連続するバーストが発生する時には、バンクを切り替え、バンク数が一巡したらカラムアドレスを進める動作を繰り返し、上記カラムアドレスを使い切ったらロウアドレスをひとつ進めるようにアドレッシングを行うことを特徴とするメモリアクセス装置。
IPC (3件)：
G11B 20/10 301
, G11B 20/18 512
, G11B 20/18 544
G11B 20/10 301 Z
, G11B 20/18 512 D
, G11B 20/18 544 A
5D044AB07
, 5D044BC01
, 5D044CC03
, 5D044DE38
, 5D044DE68
, 5D044DE92
, 5D044DE96
, 5D044EF03
, 5D044FG10
, 5D044GK07
