液晶表示装置用アレイ基板及びその製造方法

発明者： , , ,
出願人/特許権者：
代理人 (7件)：岡部正夫 , 加藤伸晃 , 岡部讓 , 臼井伸一 , 越智隆夫 , 朝日伸光 , 三山勝巳
公報種別：公開公報
出願番号（国際出願番号）：特願2007-339204
公開番号（公開出願番号）：特開2009-025788
出願日： 2007年12月28日
公開日（公表日）： 2009年02月05日
要約：

【課題】本発明は、3マスク工程による液晶表示装置用アレイ基板で島状に半導体層を構成することにより、マスク数の減少と信頼性を向上する。また、マスク数の減少のために3マスク工程で液晶表示装置用アレイ基板を製作する過程で、リフトオフ工程による不良を最小化することができる。【解決手段】本発明は液晶表示装置及びその製造方法に係り、3マスク工程の核心工程であるリフトオフ工程時スパターリング法を利用して保護膜パターンを形成することによってリフトオフ不良を最小化する。また、アクティブ及びオーミックコンタクト層を含む半導体層をデータ配線、ソース及びドレイン電極と別個のマスクを利用して島状にゲート電極内に形成することによって漏れ電流を防止する。【選択図】図3

請求項（抜粋）：

基板と; 前記基板上部のゲート配線と; 前記ゲート配線と交差して画素領域を定義するデータ配線と; 前記ゲート配線及びデータ配線に連結された薄膜トランジスタを含み、前記薄膜トランジスタは、前記ゲート配線に連結されるゲート電極と、その境界が前記ゲート電極内に配置される半導体層と、前記データ配線に連結されるソース電極と、前記ソース電極と離隔されたドレイン電極とを含み;さらに、前記データ配線と前記薄膜トランジスタを覆う保護パターンと; 前記ドレイン電極から延長される画素電極とを含む液晶表示装置用アレイ基板。

IPC (4件)：

G02F 1/136 , H01L 29/786 , H01L 21/336 , G02F 1/134

FI (5件)：

G02F1/1368 , H01L29/78 616U , H01L29/78 612D , H01L29/78 619A , G02F1/1345

Fターム (64件)：

2H092GA43 , 2H092JA26 , 2H092JA29 , 2H092JA42 , 2H092JA46 , 2H092JA47 , 2H092JA48 , 2H092JB24 , 2H092JB33 , 2H092JB56 , 2H092JB64 , 2H092JB66 , 2H092KA05 , 2H092KA18 , 2H092KA19 , 2H092KA24 , 2H092KB04 , 2H092KB05 , 2H092KB14 , 2H092MA05 , 2H092MA14 , 2H092MA16 , 2H092MA37 , 2H092NA11 , 2H092NA22 , 2H092NA27 , 2H092NA28 , 5F110AA06 , 5F110AA16 , 5F110BB01 , 5F110CC07 , 5F110DD01 , 5F110EE02 , 5F110EE03 , 5F110EE04 , 5F110EE06 , 5F110FF02 , 5F110FF03 , 5F110FF27 , 5F110GG02 , 5F110GG35 , 5F110GG45 , 5F110HK02 , 5F110HK03 , 5F110HK04 , 5F110HK06 , 5F110HK07 , 5F110HK09 , 5F110HK16 , 5F110HK22 , 5F110HK32 , 5F110HK35 , 5F110HK41 , 5F110HM04 , 5F110HM12 , 5F110NN02 , 5F110NN34 , 5F110NN44 , 5F110NN72 , 5F110NN73 , 5F110QQ02 , 5F110QQ05 , 5F110QQ09 , 5F110QQ14

引用特許：

審査官引用 (8件)

液晶表示装置
公報種別：公開公報出願番号：特願平4-307063 出願人：株式会社日立製作所, 日立デバイスエンジニアリング株式会社
液晶表示装置
公報種別：公開公報出願番号：特願平5-002604 出願人：株式会社日立製作所
アクティブマトリクス型液晶表示装置およびスイッチング素子
公報種別：公開公報出願番号：特願2006-345469 出願人：NEC液晶テクノロジー株式会社

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