特許
J-GLOBAL ID：200903064216805066
パターン形成方法、露光用マスクの形成方法及び露光用マスク
発明者：
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出願人/特許権者：
代理人 (1件)：
竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願2001-130969
公開番号（公開出願番号）：特開2002-328460
出願日： 2001年04月27日
公開日（公表日）： 2002年11月15日
要約：
【要約】【課題】 ダミーパターンを用いずに、したがって、セル面積を増大させることなく、セルの最端部まで所望寸法に仕上げることが可能な露光用マスク、その製造方法及びパターン形成方法を提供する。【解決手段】 メモリセル部の端領域での仕上がりパターン寸法差を低減させるために、メモリセル端部に光近接効果補正/プロセス近接効果補正(PPC)を行う。メモリセル端部にPPCを施すことにより、セル面積を増大させることなく、セルの最端部まで所望寸法に仕上げることができる。また、セル端部のマスク寸法をPPCで決めることができるため、リソグラフィプロセス条件が変わった場合でも、設計者がセル端の設計を変更する手間が省ける。つまり、リソグラフィプロセス変化により、PPCのルールを変えるだけで、セル端の最適マスク寸法を得ることが可能であるため設計負荷が低減した。
請求項（抜粋）：
メモリセル部の端領域での仕上がりパターン寸法差を低減させるためのパターン形成方法において、メモリセル部を最端から所定の大きさだけ内側にある第1のパターン群と、この第1のパターン群以外の第2のパターン群に分離する第1の工程と、前記第2のパターン群のマスク寸法を、与えられた寸法及び寸法精度に対して十分なプロセスマージンが確保できるように一定値に決定する第2の工程と、前記第1のパターン群のマスク寸法を前記第2の工程で決定された条件下で所望寸法に仕上がるように、周辺パターン環境に応じてそれぞれ最適化する第3の工程と、前記第2の工程及び前記第3の工程で決められたそれぞれのマスク寸法を合わせてメモリセル部のマスクパターンを形成する第4の工程と、前記第4の工程により形成されたマスクパターンを用いて半導体ウェハ上にデバイスパターンを形成する第5の工程とを備えたことを特徴とするパターン形成方法。
IPC (2件)：
FI (3件)：
G03F 1/08 A
, H01L 21/30 514 Z
, H01L 21/30 502 P
2H095BB01
, 2H095BB02
, 2H095BB36
, 5F046AA25
, 5F046AA28
, 5F046CB17
