デ-タ書込制御回路

発明者： ,
出願人/特許権者：
代理人 (1件)：笹島富二雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-124045
公開番号（公開出願番号）：特開2000-003594
出願日： 1999年04月30日
公開日（公表日）： 2000年01月07日
要約：

【要約】【課題】メモリセルへの入力信号の書き込みタイミングを正確に調節し、半導体チップのレイアウト面積を縮小し得るデータ書込制御回路を提供する。【解決手段】入力信号DIN及び書き込み信号WEを用いて、遅延出力信号DOUT及び複数の検出信号を合算した合算信号DTS3を出力する入力バッファー回路200と、入力バッファー回路200からの合算信号DTS3及び書き込み信号WEに基づいて書き込み制御信号CWEN,CIEBNを出力する制御信号発生部202と、制御信号発生部202からの書き込み制御信号CIEBN,CW2に基づいて入力バッファー回路200からの遅延出力信号DOUTのメモリセル206への書き込みタイミングを制御する書き込み駆動回路204とを備える。

請求項（抜粋）：

複数の入力信号及び書き込み信号を用いて、前記複数の入力信号のうちの所定の入力信号を所定時間遅延させた遅延出力信号及び前記複数の入力信号の遷移をそれぞれ検出した複数の検出信号を合算した合算信号を出力する入力バッファー回路と、前記入力バッファー回路からの合算信号及び前記書き込み信号に基づいて複数の書き込み制御信号を出力する制御信号発生部と、前記制御信号発生部からの複数の書き込み制御信号に基づいて前記入力バッファー回路からの遅延出力信号のメモリセルへの書き込みタイミングを制御する書き込み駆動回路と、を備えるデータ書込制御回路において、前記入力バッファー部は、前記複数の入力信号及び書き込み信号を入力する複数の入力部と、前記入力部からの複数の入力信号の遷移をそれぞれ検出して各検出信号を出力すると共に、前記複数の入力部のうちの所定の入力部からの入力信号を所定時間遅延して出力する複数の遷移検出部と、前記複数の遷移検出部から出力された各検出信号を用いて、前記各検出信号を合算した合算信号及び複数の伝送制御信号を出力する検出信号合算部と、前記検出信号合算部からの複数の伝送制御信号に基づいて、前記所定の入力部に対応する所定の遷移検出部からの遅延入力信号を伝送し、前記遅延出力信号を発生するバッファー部と、を備えて構成されたことを特徴とするデータ書込制御回路。

IPC (4件)：

G11C 11/417 , G11C 11/407 , G11C 16/02 , G11C 16/06

FI (4件)：

G11C 11/34 305 , G11C 11/34 354 C , G11C 17/00 601 D , G11C 17/00 636 A

引用特許：

出願人引用 (6件)

半導体集積回路装置
公報種別：公開公報出願番号：特願平3-336439 出願人：株式会社沖マイクロデザイン宮崎, 沖電気工業株式会社
特開昭58-203694
半導体記憶装置
公報種別：公開公報出願番号：特願平6-280255 出願人：三菱電機株式会社

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