特許
J-GLOBAL ID：200903064493292386

MIS型半導体装置及びその製造方法

発明者：
伊藤 幸雄

伊藤 幸雄 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 西村 征生
公報種別：公開公報
出願番号（国際出願番号）：特願平10-353565
公開番号（公開出願番号）：特開2000-183338
出願日： 1998年12月11日
公開日（公表日）： 2000年06月30日
要約：
【要約】【課題】 横型DMISFETにおいて、ドレイン電極に印加された過電圧に対する破壊耐量を向上させる。【解決手段】 開示されているMIS型半導体装置は、P型ベース領域4にはP+型ベース領域5の側縁部に隣接するように選択的に平面形状の外形が八角形のN+型ソース領域7が形成されている。但し、このN+型ソース領域7は、N+型ドレイン領域6の中心とP型ベース領域4の中心とを結んだ中心線L上には存在しないような外形に形成されている。
請求項（抜粋）：
半導体基板の一主面に選択的に第1導電型高濃度ドレイン領域と第2導電型ベース領域が形成され、該第2導電型ベース領域に第1導電型ソース領域が形成され、該第1導電型ソース領域及び前記第1導電型高濃度ドレイン領域間に絶縁型ゲートが形成されているMIS型半導体装置であって、前記第1導電型高濃度ドレイン領域の中心と前記第2導電型ベース領域の中心とを結んだ中心線上に、前記第1導電型ソース領域が存在していないことを特徴とするMIS型半導体装置。
FI (2件)：
H01L 29/78 301 S ,  H01L 29/78 301 X
Fターム (19件)：
5F040DA00 ,  5F040DA27 ,  5F040DC01 ,  5F040EB01 ,  5F040EC07 ,  5F040EC19 ,  5F040ED03 ,  5F040ED04 ,  5F040EF01 ,  5F040EF18 ,  5F040EH02 ,  5F040EJ03 ,  5F040EJ08 ,  5F040EL01 ,  5F040EL02 ,  5F040EL06 ,  5F040EM01 ,  5F040FA05 ,  5F040FC00
引用特許：
審査官引用 (6件)
  • 特開平1-140773
  • “スナップ・バック”から保護されたDMOSトランジスタ
    公報種別：公開公報   出願番号：特願平9-302642   出願人：エスジーエス-ソムソン・ミクロエレクトロニクス・エス・アール・エル
  • MOSFET構成素子
    公報種別：公開公報   出願番号：特願平11-182379   出願人：ローベルトボツシユゲゼルシヤフトミツトベシユレンクテルハフツング
全件表示

前のページに戻る

TOP

BOTTOM