特許
J-GLOBAL ID：200903065232018666

セラミック積層基板およびこれを用いたセラミック積層電子部品

発明者：
東口 光博

東口 光博 について

, 
西 雄一

西 雄一 について


出願人/特許権者：
日立金属株式会社

日立金属株式会社 について


公報種別：公開公報
出願番号（国際出願番号）：特願2002-057366
公開番号（公開出願番号）：特開2003-258160
出願日： 2002年03月04日
公開日（公表日）： 2003年09月12日
要約：
【要約】【課題】 接続信頼性に優れ、低配線抵抗を有する多層セラミックス回路基板を提供する。【解決手段】 相対向する第1および第2の主面と当該主面間を連結する側面を備え複数のセラミック層を積層してなるセラミック積層基板であって、半導体素子を搭載する第1の金属導体層と、前記第2の主面に形成された第2の金属導体層と、前記第1の金属導体層と前記第2の金属導体層とを接続するように連続して配置される複数のビアホールと、前記セラミック層に形成された内部金属導体層とを具備し、前記内部金属導体層でセラミック層毎に形成された複数のビアホールを電気的に接続することを特徴とした。
請求項（抜粋）：
相対向する第1および第2の主面と当該主面間を連結する側面を備え複数のセラミック層を積層してなるセラミック積層基板であって、半導体素子を搭載する第1の金属導体層と、前記第2の主面に形成された第2の金属導体層と、前記第1の金属導体層と前記第2の金属導体層とを接続するように連続して配置される複数のビアホールと、前記セラミック層に形成された内部金属導体層とを具備し、前記内部金属導体層でセラミック層毎に形成された複数のビアホールを電気的に接続することを特徴とするセラミック積層基板。
IPC (3件)：
H01L 23/13 ,  H01L 23/12 ,  H05K 3/46
FI (5件)：
H05K 3/46 H ,  H05K 3/46 N ,  H05K 3/46 Q ,  H01L 23/12 C ,  H01L 23/12 N
Fターム (18件)：
5E346AA12 ,  5E346AA15 ,  5E346AA35 ,  5E346AA38 ,  5E346AA43 ,  5E346AA60 ,  5E346BB01 ,  5E346BB16 ,  5E346CC17 ,  5E346DD02 ,  5E346DD34 ,  5E346EE24 ,  5E346FF18 ,  5E346FF45 ,  5E346GG03 ,  5E346GG06 ,  5E346HH07 ,  5E346HH17
引用特許：
出願人引用 (8件)
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審査官引用 (4件)
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