特許
J-GLOBAL ID：200903065242826515
半導体装置、その製造方法、及びその製造装置
発明者：
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出願人/特許権者：
代理人 (1件)：
佐藤 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2002-060236
公開番号（公開出願番号）：特開2003-258088
出願日： 2002年03月06日
公開日（公表日）： 2003年09月12日
要約：
【要約】【課題】 配線材料に例えばCuを用いる場合に要求されるバリアメタルの特性を活かしながらも、エレクトロマイグレーション耐性の劣化の抑制及びビア抵抗の低減を図る。【解決手段】 多層配線構造を有する半導体装置1の製造方法であって、第1の層間絶縁膜7に配線材料が埋め込まれてなる第1の配線層4上に第2の層間絶縁膜8を成膜し、当該第2の層間絶縁膜8にトレンチ及びビアホールからなる凹部を形成し、当該凹部にバリアメタル13を成膜するバリアメタル成膜工程と、少なくとも上記ビアホール底部の上記バリアメタル13をエッチングにより除去するバリアメタル除去工程とを有し、上記バリアメタル除去工程において、上記第2の配線用トレンチの底部の上記バリアメタル13を残存させる。
請求項（抜粋）：
多層配線構造を有する半導体装置の製造方法であって、第1の層間絶縁膜に配線材料が埋め込まれてなる第1の配線層上に第2の層間絶縁膜を成膜し、当該第2の層間絶縁膜にトレンチ及びビアホールからなる凹部を形成し、当該凹部にバリアメタルを成膜するバリアメタル成膜工程と、少なくとも上記ビアホール底部の上記バリアメタルをエッチングにより除去するバリアメタル除去工程とを有し、上記バリアメタル除去工程において、上記第2の配線用トレンチの底部の上記バリアメタルを残存させることを特徴とする半導体装置の製造方法。
Fターム (63件)：
5F033HH11
, 5F033HH18
, 5F033HH19
, 5F033HH21
, 5F033HH27
, 5F033HH32
, 5F033HH33
, 5F033HH34
, 5F033JJ01
, 5F033JJ11
, 5F033JJ18
, 5F033JJ19
, 5F033JJ21
, 5F033JJ27
, 5F033JJ32
, 5F033JJ33
, 5F033JJ34
, 5F033KK11
, 5F033KK18
, 5F033KK19
, 5F033KK21
, 5F033KK27
, 5F033KK32
, 5F033KK33
, 5F033KK34
, 5F033MM01
, 5F033MM02
, 5F033MM12
, 5F033MM13
, 5F033NN05
, 5F033NN06
, 5F033NN07
, 5F033PP06
, 5F033PP14
, 5F033PP27
, 5F033QQ09
, 5F033QQ10
, 5F033QQ11
, 5F033QQ12
, 5F033QQ13
, 5F033QQ25
, 5F033QQ28
, 5F033QQ35
, 5F033QQ37
, 5F033QQ48
, 5F033QQ50
, 5F033QQ98
, 5F033RR01
, 5F033RR04
, 5F033RR06
, 5F033RR11
, 5F033RR21
, 5F033SS03
, 5F033SS11
, 5F033TT02
, 5F033TT04
, 5F033WW00
, 5F033XX05
, 5F033XX09
, 5F033XX10
, 5F033XX15
, 5F033XX23
, 5F033XX28
