特許
J-GLOBAL ID：200903065938772444

不揮発性半導体記憶装置

発明者：
泉 達雄

泉 達雄 について

, 
上垣内 岳司

上垣内 岳司 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2007-262430
公開番号（公開出願番号）：特開2009-094236
出願日： 2007年10月05日
公開日（公表日）： 2009年04月30日
要約：
【課題】占有面積を収縮し且つトランジスタの特性のバラツキを抑制した不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、基板100と、基板100上に設けられた制御回路層200aと、制御回路層200aの上部に設けられた支持層300と、支持層300の上部に設けられたメモリセルアレイ層とを備える。メモリセルアレイ層は、第1絶縁層及び第1導電層が交互に積層された第1積層部410,410Bと、第1積層部の上面或いは下面に設けられ且つ第2絶縁層間に第2導電層が形成されるように積層された第2積層部420A,420Bとを備える。制御回路層200aは、メモリセルアレイ層に設けられたワード線を駆動するローデコーダ、及びメモリセルアレイ層に設けられたビット線からの信号を検知増幅するセンスアンプの少なくともいずれか一方を備える。【選択図】図4
請求項（抜粋）：
基板と、 当該基板上に設けられた制御回路層と、 当該制御回路層の上部に設けられた支持層と、 当該支持層の上部に設けられたメモリセルアレイ層と を備え、 前記メモリセルアレイ層は、 第1絶縁層及び第1導電層が交互に積層された第1積層部と、 前記第1積層部の上面或いは下面に設けられ且つ第2絶縁層間に第2導電層が形成されるように積層された第2積層部と を備え、 前記第1積層部は、 前記第1絶縁層及び第1導電層の側壁に接して設けられた第3絶縁層と、 前記第3絶縁層に接して設けられ且つ電荷を蓄積する電荷蓄積層と、 当該電荷蓄積層に接して設けられた第4絶縁層と、 前記第4絶縁層に接して設けられ且つ積層方向に延びるように形成された第1半導体層と を備え、 前記第2積層部は、 前記第2絶縁層及び第2導電層の側壁に接して設けられた第5絶縁層と、 前記第5絶縁層及び前記第1半導体層に接して設けられ且つ積層方向に延びるように形成された第2半導体層と を備え、 前記制御回路層は、 前記メモリセルアレイ層に設けられたワード線を駆動するローデコーダ、及び前記メモリセルアレイ層に設けられたビット線からの信号を検知増幅するセンスアンプの少なくともいずれか一方を備える ことを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L27/10 434 ,  H01L29/78 371
Fターム (18件)：
5F083EP18 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083ER22 ,  5F083GA10 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083MA06 ,  5F083MA16 ,  5F101BA45 ,  5F101BB02 ,  5F101BD16 ,  5F101BD34 ,  5F101BE07
引用特許：
出願人引用 (1件) 審査官引用 (5件)
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