特許
J-GLOBAL ID：200903064235397106

半導体記憶装置

発明者：
遠藤 哲郎

遠藤 哲郎 について

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舛岡 富士雄

舛岡 富士雄 について

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谷上 拓司

谷上 拓司 について

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横山 敬

横山 敬 について

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竹内 昇

竹内 昇 について


出願人/特許権者：
舛岡 富士雄

舛岡 富士雄 について

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シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2001-190416
公開番号（公開出願番号）：特開2003-068886
出願日： 2001年06月22日
公開日（公表日）： 2003年03月07日
要約：
【要約】【課題】 バックバイアス効果による影響を低減させることにより集積度を向上させ、占有面積を増加させずに浮遊ゲートと制御ゲートとの容量の比をより増大させ、製造プロセス起因の特性ばらつきのない半導体記憶装置。【解決手段】 半導体基板と、1以上の島状半導体層と、この側壁の全周囲又は一部に形成された電荷畜積層と、該電荷蓄積層の上に形成された制御ゲートとからなる1以上のメモリセル及び該メモリセルの少なくとも一方の端部に形成され、該メモリセルに対して直列に配置されてなるゲート電極からなる半導体記憶装置であって、前記電荷蓄積層の1以上が前記島状半導体層の側壁の窪み内部にその一部を配置し、前記制御ゲートの1以上が前記電荷蓄積層の側壁の窪み内部にその一部を配置し、前記ゲート電極が前記島状半導体層の側壁の一部又はその周囲を取り囲むように配置してなる半導体記憶装置。
請求項（抜粋）：
半導体基板と、少なくとも1つの島状半導体層と、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷畜積層と、該電荷蓄積層の上に形成された制御ゲートとから構成される少なくとも1つのメモリセルが形成される半導体記憶装置であって、前記電荷蓄積層の少なくとも1つが、前記島状半導体層の側壁に形成された窪みの内部にその一部を配置し、前記制御ゲートの少なくとも1つが、前記電荷蓄積層の側壁に形成された窪みの内部にその一部を配置してなることを特徴とする半導体記憶装置。
IPC (4件)：
H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
Fターム (39件)：
5F083EP03 ,  5F083EP18 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP49 ,  5F083EP55 ,  5F083EP76 ,  5F083ER03 ,  5F083ER09 ,  5F083ER14 ,  5F083ER19 ,  5F083ER22 ,  5F083ER23 ,  5F083ER30 ,  5F083GA09 ,  5F083HA02 ,  5F083JA04 ,  5F083JA36 ,  5F083LA12 ,  5F083LA16 ,  5F083PR07 ,  5F083PR37 ,  5F083PR39 ,  5F083PR40 ,  5F101BA12 ,  5F101BA13 ,  5F101BA29 ,  5F101BA45 ,  5F101BA46 ,  5F101BB02 ,  5F101BC02 ,  5F101BC11 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BE05 ,  5F101BE06
引用特許：
出願人引用 (5件)
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審査官引用 (6件)
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