特許
J-GLOBAL ID:200903066061959552

半導体装置およびその製造方法

発明者:
出願人/特許権者:
代理人 (5件): 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康
公報種別:公開公報
出願番号(国際出願番号):特願2003-432199
公開番号(公開出願番号):特開2005-191354
出願日: 2003年12月26日
公開日(公表日): 2005年07月14日
要約:
【課題】 トランジスタ毎の閾値のバラツキが非常に小さく、かつ低い閾値電圧を有するMISトランジスタを得ることを可能にする。【解決手段】 半導体基板上に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成され、仕事関数φm(eV)が、3.65≦φm≦4.45の範囲にある第1導電性酸化物膜を含む第1ゲート電極と、前記第1ゲート電極の両側の前記半導体基板に形成された第1ソース・ドレイン領域とを有するnMISトランジスタと、前記半導体基板上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成され、仕事関数φm(eV)が4.77≦φm≦5.57の範囲にある第2導電性酸化物膜を含む第2ゲート電極と、前記第2ゲート電極の両側の前記半導体基板に形成された第2ソース・ドレイン領域とを有するpMISトランジスタと、を備えたことを特徴とする。ここで、nMIS向けの第1ゲート電極材料とpMIS向け第2ゲート電極材料とは相互に変換することが可能であり、プロセスを単純化することが可能である。仕事関数のドーピング量依存性が小さいことが始めて示され、それ故にトランジスタ毎の閾値電圧のバラツキが殆どない。【選択図】 図1
請求項(抜粋):
半導体基板上に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成され、仕事関数φm(eV)が、3.65≦φm≦4.45の範囲にある第1導電性酸化物膜を含む第1ゲート電極と、前記第1ゲート電極の両側の前記半導体基板に形成された第1ソース・ドレイン領域とを有するnMISトランジスタと、 前記半導体基板上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成され、仕事関数φm(eV)が4.77≦φm≦5.57の範囲にある第2導電性酸化物膜を含む第2ゲート電極と、前記第1ゲート電極の両側の前記半導体基板に形成された第2ソース・ドレイン領域とを有するpMISトランジスタと、 を備えたことを特徴とする半導体装置。
IPC (6件):
H01L21/8238 ,  H01L21/28 ,  H01L27/092 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78
FI (4件):
H01L27/08 321D ,  H01L21/28 301R ,  H01L29/78 301G ,  H01L29/58 G
Fターム (61件):
4M104AA01 ,  4M104BB36 ,  4M104BB39 ,  4M104CC05 ,  4M104DD03 ,  4M104DD04 ,  4M104DD26 ,  4M104DD43 ,  4M104DD78 ,  4M104EE03 ,  4M104EE14 ,  4M104EE17 ,  4M104GG09 ,  4M104GG10 ,  4M104HH04 ,  5F048AA00 ,  5F048AC03 ,  5F048BA01 ,  5F048BB04 ,  5F048BB11 ,  5F048BB14 ,  5F048BC06 ,  5F048BE03 ,  5F048BG12 ,  5F048BG14 ,  5F048DA27 ,  5F140AA06 ,  5F140AB03 ,  5F140BA01 ,  5F140BC06 ,  5F140BD04 ,  5F140BD09 ,  5F140BD11 ,  5F140BD13 ,  5F140BE10 ,  5F140BE17 ,  5F140BF01 ,  5F140BF10 ,  5F140BG04 ,  5F140BG08 ,  5F140BG14 ,  5F140BG31 ,  5F140BG32 ,  5F140BG33 ,  5F140BG36 ,  5F140BG37 ,  5F140BG40 ,  5F140BG42 ,  5F140BG43 ,  5F140BG44 ,  5F140BG52 ,  5F140BG53 ,  5F140BG56 ,  5F140BH15 ,  5F140BK02 ,  5F140BK05 ,  5F140BK13 ,  5F140BK21 ,  5F140CB01 ,  5F140CB04 ,  5F140CB08
引用特許:
出願人引用 (6件)
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審査官引用 (6件)
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