特許
J-GLOBAL ID：200903066688670450

オン抵抗が低減されたスーパー自己整列トレンチDMOSFET

発明者：
ウィリアムス、リチャード・ケイ

ウィリアムス、リチャード・ケイ について

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グラボウスキー、ウェイン

グラボウスキー、ウェイン について


出願人/特許権者：
ウィリアムス、リチャード・ケイ

ウィリアムス、リチャード・ケイ について

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グラボウスキー、ウェイン

グラボウスキー、ウェイン について


代理人 (1件)： 大島 陽一
公報種別：公表公報
出願番号（国際出願番号）：特願2000-614495
公開番号（公開出願番号）：特表2002-543587
出願日： 2000年04月21日
公開日（公表日）： 2002年12月17日
要約：
【要約】新規なスーパー自己整列(SSA)構造及び製造方法は、単一のフォトマスキング層を用いてトレンチゲート型バーティカルパワーDMOSFETの主要なフィーチャー及び寸法を決定する。この単一のクリティカルマスクはトレンチ表面寸法、トレンチ間のシリコンソース-ボディメサ幅、及びシリコンメサコンタクトの寸法及び位置を決定する。コンタクトはトレンチに自己整列され、プロセスに由来するゲート-ソース短絡を避けるのに必要とされていた従来のトレンチDMOSデバイスにおけるコンタクト-トレンチマスク整列によって受ける制約をなくしている。シリコン表面より上の酸化物のステップ高さも低減され、金属ステップカバレージ問題を回避している。ポリゲートステップの高さも減じられた。開示された他の特徴としては、ポリシリコンの形成、ドレイン-ボディダイオードブレークダウンの位置の制御、減少したゲート-ドレインオーバーラップキャパシタンス及び低熱収支処理技術が含まれる。
請求項（抜粋）：
トレンチMOSFETを製造するための方法であって、 表面を有する半導体のボディを提供する過程と、 前記ボディ内にトレンチを形成するべき部分に開口を有する第1のマスクを前記表面上に形成する過程と、 前記半導体ボディにトレンチを形成するために、前記第1のマスクの開口から前記半導体をエッチングする過程と、 前記トレンチ内に第1の酸化層を形成する過程と、 前記トレンチ内にポリシリコンを導入する過程と、 前記第1のマスクが残された状態で、前記ポリシリコンの露出面を酸化させて、前記トレンチの上部に、第2の酸化層を、前記トレンチ内に向けて下向きに延出した態様で形成する過程と、 前記第1のマスクを除去する過程と、 前記第2の酸化層の表面及び前記ボディ表面上に金属層を被着する過程とを有することを特徴とする製造方法。
IPC (7件)：
H01L 29/78 653 ,  H01L 29/78 652 ,  H01L 29/78 ,  H01L 29/78 655 ,  H01L 29/78 657 ,  H01L 21/336 ,  H01L 29/41
FI (9件)：
H01L 29/78 653 A ,  H01L 29/78 652 F ,  H01L 29/78 652 G ,  H01L 29/78 652 M ,  H01L 29/78 655 A ,  H01L 29/78 657 C ,  H01L 29/78 658 E ,  H01L 29/78 658 F ,  H01L 29/44 C
Fターム (13件)：
4M104AA01 ,  4M104BB01 ,  4M104BB02 ,  4M104BB18 ,  4M104BB40 ,  4M104CC05 ,  4M104DD34 ,  4M104DD37 ,  4M104DD43 ,  4M104FF01 ,  4M104FF11 ,  4M104GG09 ,  4M104GG18
引用特許：
出願人引用 (7件)
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審査官引用 (7件)
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