特許
J-GLOBAL ID：200903067201210600

半導体集積回路

発明者：
河合 鉱一

河合 鉱一 について

, 
今宮 賢一

今宮 賢一 について

, 
池橋 民雄

池橋 民雄 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-377406
公開番号（公開出願番号）：特開2003-178599
出願日： 2001年12月11日
公開日（公表日）： 2003年06月27日
要約：
【要約】【課題】NAND型フラッシュメモリのウェハテストに際してビット線またはセンスアンプの不良チェックを行う場合に、テスト時間を短縮し、複数チップの並列処理によりテスト時間を大幅に縮める。【解決手段】NAND型フラッシュメモリのウェハテストに際して、メモリチップのセルアレイのビット線またはセンスアンプの不良チェックを行う場合、外部から入力された期待値データを保持している期待値レジスタ42の出力とメモリセルから読み出されたデータを保持しているセンスアンプのラッチ回路41a,41b,...,41nの出力を比較回路43で比較し、一致・不一致の結果を出力する。
請求項（抜粋）：
メモリセルアレイと、外部から入力されるアドレスに応じて前記メモリセルアレイ内のデータを読み出す読み出し回路と、前記読み出し回路により読み出されたデータをラッチするデータ保持回路と、外部から入力された期待値データを保持する期待値レジスタと、前記データ保持回路の出力と前記期待値レジスタの出力を比較し、一致・不一致の結果を出力する比較回路とを具備することを特徴とする半導体集積回路。
IPC (5件)：
G11C 29/00 673 ,  G01R 31/28 ,  G11C 16/02 ,  G11C 16/04 ,  G11C 17/00
FI (6件)：
G11C 29/00 673 Q ,  G11C 17/00 D ,  G01R 31/28 B ,  G01R 31/28 V ,  G11C 17/00 622 E ,  G11C 17/00 601 Z
Fターム (30件)：
2G132AA01 ,  2G132AA08 ,  2G132AA09 ,  2G132AB01 ,  2G132AC03 ,  2G132AD01 ,  2G132AD05 ,  2G132AE08 ,  2G132AE14 ,  2G132AE22 ,  2G132AE27 ,  2G132AG01 ,  2G132AH01 ,  2G132AH04 ,  2G132AK07 ,  2G132AK09 ,  2G132AL09 ,  5B003AA05 ,  5B003AB05 ,  5B003AD02 ,  5B003AE04 ,  5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD05 ,  5B025AD16 ,  5B025AE09 ,  5L106AA10 ,  5L106DD03 ,  5L106EE03
引用特許：
出願人引用 (9件)
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審査官引用 (9件)
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