特許
J-GLOBAL ID：200903067764803020
チップ型サーミスタおよびその特性調整方法
発明者：
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出願人/特許権者：
代理人 (1件)：
小柴 雅昭
公報種別：公開公報
出願番号（国際出願番号）：特願2004-027628
公開番号（公開出願番号）：特開2005-223039
出願日： 2004年02月04日
公開日（公表日）： 2005年08月18日
要約：
【課題】 チップ型サーミスタの抵抗値やB定数といった電気的特性を容易に微調整できるようにする。【解決手段】 セラミック焼結体をもって構成されるチップ状のサーミスタ素体2上に形成される端子電極3,4を、下導電体層10、調整用抵抗体層11および上導電体層12によって構成し、下導電体層10を形成することによって、サーミスタ素体2の初期の電気的特性を把握し、その上に調整用抵抗体層11を形成することによって、電気的特性を微調整する。調整用抵抗体層11上に形成される上導電体層12は、端子電極3,4の半田濡れ性を向上させるように作用する。【選択図】 図1
請求項（抜粋）：
セラミック焼結体をもって構成されるチップ状のサーミスタ素体と、前記サーミスタ素体の外表面上の互いに異なる位置にそれぞれ形成される2個の端子電極とを備える、チップ型サーミスタであって、
少なくとも一方の前記端子電極は、前記サーミスタ素体上に形成される下導電体層と、電気的特性を調整するため、前記下導電体層上に形成される調整用抵抗体層と、前記調整用抵抗体層上に形成される上導電体層とを備える、チップ型サーミスタ。
IPC (2件)：
FI (2件)：
Fターム (15件)：
5E032AB10
, 5E032BA30
, 5E032BB10
, 5E032CA02
, 5E032CB03
, 5E032TA05
, 5E034BA10
, 5E034BB01
, 5E034BC02
, 5E034DA07
, 5E034DC03
, 5E034DC09
, 5E034DC10
, 5E034DE14
, 5E034DE19
出願人引用 (3件)
審査官引用 (9件)
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