特許
J-GLOBAL ID：200903068331605610
半導体デバイス
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-297670
公開番号（公開出願番号）：特開2002-110805
出願日： 2000年09月28日
公開日（公表日）： 2002年04月12日
要約：
【要約】【課題】 IP性能の劣化防止と配線効率の向上を図る。【解決手段】 IPコアIP1は、メタル層M1,M2,M3を有し、IPコアIP2も、メタル層M1,M2,M3を有する。IPコアIP1,IP2の最上層M3は、共に、厚膜から構成され、コア電源用配線又は信号線として使用される。IPコアIP1,IP2の最上層M3上には、薄膜から構成される薄いメタル層M4が配置される。薄いメタル層M4は、信号線に使用され、そのピッチも狭められている。半導体デバイスの最上層M5は、厚膜から構成され、チップ電源用配線又はパッド用メタルとして使用される。IPコアIP1,IP2は、1チップ内に混載される。
請求項（抜粋）：
複数の配線層を有する半導体デバイスにおいて、前記複数の配線層のうちの少なくとも1つの中間層の厚さが前記少なくとも1つの中間層よりも上に形成される少なくとも1つの配線層の厚さよりも厚くなっていることを特徴とする半導体デバイス。
FI (2件)：
H01L 21/82 W
, H01L 21/82 L
5F064EE19
, 5F064EE22
, 5F064EE52
, 5F064HH12
