半導体集積回路装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2001-235447
公開番号（公開出願番号）：特開2003-046001
出願日： 2001年08月02日
公開日（公表日）： 2003年02月14日
要約：

【要約】【課題】 DRAMにおいて、高速化を実現すると同時にリフレッシュ時間を相対的に長くすることのできる技術を提供する。【解決手段】 p+ポリSiGe膜9pをゲート電極9A(ワード線WL)に用いたnチャネル型のメモリセル選択用MISFETをメモリアレイに形成し、n+ポリSiGe膜9nをゲート電極9Bに用いたnチャネルMISFETおよびp+ポリSiGe膜9pをゲート電極9Cに用いたpチャネルMISFETを形成する。

請求項（抜粋）：

基板の第1の領域にメモリセルを選択するnチャネル型の第1のMISFETと、第2の領域にnチャネル型の第2のMISFETと、第3の領域にpチャネル型の第3のMISFETとを形成する半導体集積回路装置の製造方法であって、(a)前記第1の領域にディープn型ウェルを形成し、前記第1および第2の領域にp型ウェルを形成し、前記第3の領域にn型ウェルを形成する工程と、(b)前記基板の表面にゲート絶縁膜を形成する工程と、(c)前記基板上にポリシリコン膜、およびシリコンのバンドギャップよりも小さいバンドギャップを有する半導体層を順次形成する工程と、(d)前記第1および第3の領域の前記半導体層にp型不純物を導入し、前記第2の領域の前記半導体層にn型不純物を導入する工程と、(e)前記基板上にバリア層および高融点金属膜を順次形成する工程と、(f)前記高融点金属膜、前記バリア層、前記半導体層および前記ポリシリコン膜を順次加工して、前記第1、第2および第3のMISFETのゲート電極を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。

IPC (2件)：

H01L 21/8242 , H01L 27/108

FI (3件)：

H01L 27/10 671 Z , H01L 27/10 621 C , H01L 27/10 681 F

Fターム (29件)：

5F083AD31 , 5F083AD48 , 5F083AD49 , 5F083GA01 , 5F083GA02 , 5F083GA06 , 5F083GA25 , 5F083JA06 , 5F083JA31 , 5F083JA35 , 5F083JA36 , 5F083JA38 , 5F083JA39 , 5F083JA40 , 5F083MA03 , 5F083MA06 , 5F083MA17 , 5F083MA20 , 5F083PR03 , 5F083PR21 , 5F083PR23 , 5F083PR40 , 5F083PR43 , 5F083PR44 , 5F083PR45 , 5F083PR53 , 5F083PR54 , 5F083PR55 , 5F083ZA06

引用特許：

審査官引用 (9件)

半導体集積回路装置およびその製造方法
公報種別：公開公報出願番号：特願平10-362551 出願人：株式会社日立製作所
半導体集積回路及びその製造方法
公報種別：公開公報出願番号：特願平10-326973 出願人：株式会社東芝
ソ-ス/ドレイン領域とチャンネル領域との間に障壁を有する横型MOSFET
公報種別：公開公報出願番号：特願平10-377027 出願人：テキサスインスツルメンツインコーポレイテツド

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