特許
J-GLOBAL ID：200903068494281170

表示パネル及びその製造方法

発明者：
下牧 伸一

下牧 伸一 について


出願人/特許権者：
カシオ計算機株式会社

カシオ計算機株式会社 について


代理人 (1件)： 杉村 次郎
公報種別：公開公報
出願番号（国際出願番号）：特願平11-106524
公開番号（公開出願番号）：特開2000-105390
出願日： 1999年04月14日
公開日（公表日）： 2000年04月11日
要約：
【要約】【課題】 薄膜トランジスタを備えたアクティブマトリクス方の液晶表示装置において、フォトレジスト膜を形成する回数を低減して製造工程数を少なくする。【解決手段】 ガラス基板1上にゲート電極Gを形成し、ゲート絶縁膜31及びアモルファスシリコンからなる半導体膜34を成膜し、半導体膜34上にブロッキング層32を形成し、n+シリコン膜54を最下層とするドレイン電極D及びソース電極Sを形成すると共に、成膜された半導体膜34の不要な部分を除去し、オーバーコート膜41を成膜し、オーバーコート膜41にコンタクトホール61を形成し、オーバーコート膜41上に画素電極7をコンタクトホール61を介してソース電極Sに接続させて形成する。この場合、フォトレジスト膜を5回形成する。
請求項（抜粋）：
マトリクス状に配置された複数の画素電極と、これらの画素電極にそれぞれ接続された複数のスイッチング素子と、行方向に配置され、前記スイッチング素子に走査信号を供給する複数の走査ラインと、列方向に配置され、前記スイッチング素子にデータ信号を供給する複数のデータラインと、前記複数の画素電極の周囲に配置され且つ途中で遮断された保護リングと、該保護リングと前記各走査ラインとの間にそれぞれ介在された複数の走査ライン側保護素子と、前記保護リングと前記各データラインとの間にそれぞれ介在された複数のデータライン側保護素子とを具備し、前記画素電極を除く前記各要素がオーバーコート膜によって覆われ、該オーバーコート膜上に前記画素電極を設けると共に前記保護リングの遮断部分を接続するジャンパ線、または前記データラインに接続された接続パッドの最上層が設けられ、少なくとも該ジャンパ線または該接続パッドの最上層のいずれかが前記画素電極と同一の材料によって形成されていることを特徴とする表示パネル。
IPC (4件)：
G02F 1/136 500 ,  G09F 9/30 338 ,  H01L 29/786 ,  H01L 21/336
FI (3件)：
G02F 1/136 500 ,  G09F 9/30 338 ,  H01L 29/78 612 D
引用特許：
審査官引用 (7件)
全件表示

前のページに戻る

TOP

BOTTOM