特許
J-GLOBAL ID：200903069043579130

半導体装置およびその作製方法

発明者：
大谷 久

大谷 久 について

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山崎 舜平

山崎 舜平 について

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小山 潤

小山 潤 について

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荒井 康行

荒井 康行 について


出願人/特許権者：
株式会社半導体エネルギー研究所

株式会社半導体エネルギー研究所 について


公報種別：公開公報
出願番号（国際出願番号）：特願平10-361689
公開番号（公開出願番号）：特開2000-183356
出願日： 1998年12月18日
公開日（公表日）： 2000年06月30日
要約：
【要約】【課題】 信頼性の高いTFT構造を用いた半導体装置を提供する。【解決手段】 基板101上に形成されたCMOS回路において、Nチャネル型TFTにサブゲート配線(第1配線)102aとメインゲート配線(第2ゲート配線)107aを設ける。LDD領域113は第1配線102aとは重なり、第2配線107aとは重ならない。このため、第1配線にゲート電圧を印加すればGOLD構造となり、印加しなければLDD構造となる。回路仕様に応じてGOLD構造とLDD構造とを使い分けることができる。
請求項（抜粋）：
Nチャネル型TFTとPチャネル型TFTとで形成されたCMOS回路を含む半導体装置において、前記CMOS回路は前記Nチャネル型TFTのみ、絶縁層を介して第1配線および第2配線によって活性層が挟まれた構造を有し、前記活性層はチャネル形成領域に接して低濃度不純物領域を含んでおり、前記低濃度不純物領域は前記第1配線に重なり、且つ、前記第2配線に重ならないように形成されていることを特徴とする半導体装置。
IPC (3件)：
H01L 29/786 ,  G02F 1/136 500 ,  H01L 21/336
FI (5件)：
H01L 29/78 613 A ,  G02F 1/136 500 ,  H01L 29/78 612 B ,  H01L 29/78 616 A ,  H01L 29/78 617 N
Fターム (56件)：
2H092JA24 ,  2H092JA36 ,  2H092JB51 ,  2H092JB69 ,  2H092MA08 ,  2H092MA09 ,  2H092MA30 ,  2H092NA25 ,  2H092PA07 ,  2H092RA01 ,  2H092RA05 ,  5F110BB02 ,  5F110BB04 ,  5F110CC02 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD05 ,  5F110DD13 ,  5F110EE03 ,  5F110EE04 ,  5F110EE05 ,  5F110EE06 ,  5F110EE14 ,  5F110EE30 ,  5F110EE44 ,  5F110EE45 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF27 ,  5F110FF30 ,  5F110GG02 ,  5F110GG04 ,  5F110GG13 ,  5F110GG14 ,  5F110GG42 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HL03 ,  5F110HL06 ,  5F110HM14 ,  5F110HM15 ,  5F110NN02 ,  5F110NN03 ,  5F110NN04 ,  5F110NN23 ,  5F110NN24 ,  5F110NN27 ,  5F110NN44 ,  5F110NN46 ,  5F110NN47 ,  5F110NN74 ,  5F110PP03 ,  5F110QQ12
引用特許：
審査官引用 (7件)
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