特許
J-GLOBAL ID：200903069843494370
MOSデバイスの形成方法
発明者：
,
,
出願人/特許権者：
代理人 (1件)：
坂口 博 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-007903
公開番号（公開出願番号）：特開2001-244460
出願日： 2001年01月16日
公開日（公表日）： 2001年09月07日
要約：
【要約】【課題】 優れた短チャネル特性を提供するスーパー・ハロ・ドーピング・プロフィルを持つ、0.05μm以下のMOSFETデバイスを製作する技法を提供すること。【解決手段】 この技法は、ソース/ドレイン領域上の酸化物の厚さがゲート酸化物の厚さとは無関係なMOSFET構造を得るためのダマシン・ゲート・プロセスと、スーパー・ハロ・ドーピング・プロフィルを形成するためのディスポーザブル・スペーサ技法とを利用する。
請求項（抜粋）：
MOSFETデバイスを形成する方法において、(a)基板の表面上に形成されたゲート・スタックを有する構造を提供するステップであって、前記ゲート・スタックが、少なくとも前記基板の前記表面上に形成されたパッド酸化物層および前記パッド酸化物層上に形成された第1の窒化物層を含むものであるステップと、(b)前記構造に少なくとも1つの分離トレンチ領域を形成するステップであって、前記少なくとも1つの分離トレンチ領域が、前記ゲート・スタック内および前記基板の一部に形成されるステップと、(c)前記少なくとも1つの分離トレンチ領域内に、酸化物ライナを形成するステップと、(d)前記少なくとも1つの分離トレンチ領域にトレンチ誘電材料を充填するステップと、(e)前記基板内にウェル注入領域を形成するステップと、(f)前記ゲート・スタックの前記第1の窒化物層上に第2の窒化物層を形成するステップであって、第1の窒化物層と第2の窒化物層の合計の厚さが、そこに引き続き形成されるゲート領域の厚さと実質的に等しいものであるステップと、(g)前記第1および第2の窒化物層に、前記パッド酸化物層上で止まるゲート・ホールを形成するステップと、(h)前記ゲート・ホール内の前記パッド酸化物層を除去して前記基板の一部を露出させるステップと、(i)前記基板の前記露出した部分の前記ゲート・ホール内に薄い酸化物層を形成するステップであって、前記薄い酸化物層の厚さが3nmまたはそれ以下であるステップと、(j)前記ゲート・ホールに多結晶シリコンを充填するステップと、(k)前記多結晶シリコンの側壁が露出するように、前記第1および第2の窒化物層を除去するステップと、(l)前記多結晶シリコンの、露出した側壁を、その上面も含めて酸化するステップと、(m)前記多結晶シリコンの、前記酸化した側壁上に、窒化物スペーサを形成するステップと、(n)前記基板内にソース領域およびドレイン領域を形成するステップであって、前記ソース領域およびドレイン領域を、5秒間またはそれ以上の時間、1000°Cまたはそれ以上のアニール温度を使用して活性化するステップと、(o)前記窒化物スペーサを除去するステップと、(p)前記基板内にソース/ドレイン延長部およびハロ注入領域を形成するステップであって、前記ハロ注入領域を、1秒間またはそれ以下の時間、1000°Cまたはそれ以下の温度でアニールすることによって活性化するステップとを含む方法。
IPC (8件)：
H01L 29/78
, H01L 21/336
, H01L 21/265
, H01L 21/265 604
, H01L 21/28 301
, H01L 21/8238
, H01L 27/092
, H01L 29/43
H01L 21/265 604 Z
, H01L 21/265 604 M
, H01L 21/28 301 A
, H01L 29/78 301 P
, H01L 21/265 F
, H01L 27/08 321 D
, H01L 27/08 321 E
, H01L 29/62 G
, H01L 29/78 301 S
