特許
J-GLOBAL ID:200903069927740988
半導体装置、メモリシステムおよび電子機器
発明者:
出願人/特許権者:
代理人 (1件):
井上 一 (外2名)
公報種別:公開公報
出願番号(国際出願番号):特願2001-032376
公開番号(公開出願番号):特開2002-237532
出願日: 2001年02月08日
公開日(公表日): 2002年08月23日
要約:
【要約】【課題】 メモリセルの小型化が可能なSRAMを提供すること。【解決手段】 SRAMのメモリセルは、フィールドの上方に5層の導電層を有する構造をしている。フリップフロップは、第1層導電層に位置する二つのゲート-ゲート電極層、第2層導電層に位置するドレイン-ドレイン接続層31a、31b、第3層導電層に位置するドレイン-ゲート接続層41a、41bにより構成される。二つのゲート-ゲート電極層はI字型のパターンを有し、ドレイン-ドレイン接続層31aはI字型のパターンを有し、ドレイン-ドレイン接続層31bはL字型のパターンを有し、ドレイン-ゲート接続層41aはL字型のパターンを有し、ドレイン-ゲート接続層41bはコ字型のパターンを有する。
請求項(抜粋):
第1負荷トランジスタ、第2負荷トランジスタ、第1駆動トランジスタ、第2駆動トランジスタ、第1転送トランジスタおよび第2転送トランジスタを含むメモリセルを備える半導体装置であって、(a)第1方向に延びており、かつ、前記第1および第2負荷トランジスタが形成される、第1活性領域と、(b)第1方向に延びており、かつ、前記第1および第2駆動トランジスタ、前記第1および第2転送トランジスタが形成される、第2活性領域と、(c)第2方向に延びており、かつ、前記第1および第2活性領域の上層である第1層導電層に位置し、かつ、前記第2活性領域と平面的に見て交差して位置し、かつ、前記第1転送トランジスタのゲート電極を含む、第1ワード線と、(d)第2方向に延びており、かつ、前記第1層導電層に位置し、かつ、前記第2活性領域と平面的に見て交差して位置し、かつ、前記第2転送トランジスタのゲート電極を含む、第2ワード線と、(e)第2方向に延びており、かつ、前記第1層導電層に位置し、かつ、前記第1および第2活性領域と平面的に見て交差して位置し、かつ、前記第1ワード線と前記第2ワード線との間に位置し、かつ、前記第1負荷トランジスタおよび前記第1駆動トランジスタのゲート電極を含む、第1ゲート-ゲート電極層と、(f)第2方向に延びており、かつ、前記第1層導電層に位置し、かつ、前記第1および第2活性領域と平面的に見て交差して位置し、かつ、前記第1ワード線と前記第2ワード線との間に位置し、かつ、前記第2負荷トランジスタおよび前記第2駆動トランジスタのゲート電極を含む、第2ゲート-ゲート電極層と、(g)第2方向に延びており、かつ、前記第1層導電層の上層である第2層導電層に位置し、かつ、前記第1負荷トランジスタのドレインと前記第1駆動トランジスタのドレインとを接続する、第1ドレイン-ドレイン接続層と、(h)第2方向に延びており、かつ、前記第2層導電層に位置し、かつ、前記第2負荷トランジスタのドレインと前記第2駆動トランジスタのドレインとを接続する、第2ドレイン-ドレイン接続層と、(i)前記第2層導電層の上層である第3層導電層に位置し、かつ、前記第1ドレイン-ドレイン接続層と前記第2ゲート-ゲート電極層とを接続する、第1ドレイン-ゲート接続層と、(j)前記第3層導電層に位置し、かつ、前記第2ドレイン-ドレイン接続層と前記第1ゲート-ゲート電極層とを接続する、第2ドレイン-ゲート接続層と、を備える、半導体装置。
IPC (3件):
H01L 21/8244
, H01L 27/11
, H01L 21/768
FI (2件):
H01L 27/10 381
, H01L 21/90 A
Fターム (35件):
5F033HH04
, 5F033HH08
, 5F033HH11
, 5F033HH18
, 5F033HH25
, 5F033HH33
, 5F033JJ18
, 5F033JJ19
, 5F033JJ33
, 5F033KK01
, 5F033KK18
, 5F033KK33
, 5F033MM07
, 5F033MM08
, 5F033MM13
, 5F033NN06
, 5F033NN07
, 5F033RR04
, 5F033UU05
, 5F033VV16
, 5F033XX00
, 5F083BS05
, 5F083BS27
, 5F083BS48
, 5F083GA09
, 5F083JA36
, 5F083JA37
, 5F083JA39
, 5F083JA40
, 5F083MA06
, 5F083MA16
, 5F083MA19
, 5F083NA01
, 5F083NA08
, 5F083PR40
引用特許:
出願人引用 (6件)
-
半導体記憶装置
公報種別:公開公報
出願番号:特願平10-203240
出願人:ソニー株式会社
-
半導体記憶装置及びその製造方法
公報種別:公開公報
出願番号:特願平10-171186
出願人:ソニー株式会社
-
半導体記憶装置
公報種別:公開公報
出願番号:特願平5-272684
出願人:ソニー株式会社
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審査官引用 (6件)
-
半導体記憶装置
公報種別:公開公報
出願番号:特願平10-203240
出願人:ソニー株式会社
-
半導体記憶装置及びその製造方法
公報種別:公開公報
出願番号:特願平10-171186
出願人:ソニー株式会社
-
半導体記憶装置
公報種別:公開公報
出願番号:特願平5-272684
出願人:ソニー株式会社
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