半導体集積回路装置の製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-360224
公開番号（公開出願番号）：特開2000-183355
出願日： 1998年12月18日
公開日（公表日）： 2000年06月30日
要約：

【要約】【課題】 SOI基板に形成されるMISFETを有する半導体集積回路装置の高速化を図り、同時に信頼度を向上することのできる技術を提供する。【解決手段】 MISFETのゲート電極を構成する多結晶シリコン膜6の上にサイドウォールスペーサ11によって囲まれた深さdが約90〜100nmの溝12を形成し、次いで選択シリコン成長により、露出した薄膜シリコン層3の表面と露出した薄膜シリコン層3の表面とに約100nmの厚さのシリコン13a,13bを堆積し、この後、シリコン13a,13bの表面に自己整合でチタンシリサイド層を形成する。

請求項（抜粋）：

支持基板上に埋め込み絶縁膜を介して薄膜シリコン層が設けられたSOI基板上にMISFETを形成する半導体集積回路装置の製造方法であって、(a).前記薄膜シリコン層の主面上にフィールド絶縁膜を形成した後、前記薄膜シリコン層の表面にゲート絶縁膜を形成し、次いで前記SOI基板上に多結晶シリコン膜および第1の絶縁膜を順次堆積する工程と、(b).前記第1の絶縁膜および前記多結晶シリコン膜を順次加工して、前記多結晶シリコン膜からなるゲート電極の一部と、前記ゲート電極の一部の上層に前記第1の絶縁膜からなるキャップ絶縁膜とを形成する工程と、(c).前記SOI基板上に第2の絶縁膜を堆積した後、前記第2の絶縁膜を異方性エッチングにより加工して、前記キャップ絶縁膜と前記ゲート電極の一部との側壁に前記第2の絶縁膜からなるサイドウォールスペーサを形成し、続いてソース、ドレインを構成する半導体領域が形成される前記薄膜シリコン層の表面を露出させる工程と、(d).前記キャップ絶縁膜を選択的に除去して、前記ゲート電極の一部を構成する多結晶シリコン膜の表面を露出させる工程と、(e).選択シリコン成長によって、前記ゲート電極の一部を構成する多結晶シリコン膜の上層にシリコンを堆積して前記ゲート電極の他の一部を構成し、同時に前記ソース、ドレインを構成する半導体領域が形成される薄膜シリコン層の上層にシリコンを堆積する工程とを有することを特徴とする半導体集積回路装置の製造方法。

IPC (3件)：

H01L 29/786 , H01L 29/78 , H01L 21/336

FI (5件)：

H01L 29/78 617 J , H01L 29/78 301 P , H01L 29/78 616 M , H01L 29/78 616 U , H01L 29/78 617 L

Fターム (45件)：

5F040DA06 , 5F040EB12 , 5F040EC07 , 5F040EC28 , 5F040EF01 , 5F040EK01 , 5F040FA05 , 5F040FA07 , 5F040FA11 , 5F040FC11 , 5F040FC14 , 5F110AA01 , 5F110AA08 , 5F110AA18 , 5F110CC02 , 5F110DD05 , 5F110DD13 , 5F110EE09 , 5F110EE32 , 5F110EE45 , 5F110FF02 , 5F110GG02 , 5F110GG12 , 5F110GG22 , 5F110GG32 , 5F110GG34 , 5F110GG52 , 5F110HJ01 , 5F110HJ04 , 5F110HJ13 , 5F110HJ23 , 5F110HK04 , 5F110HK05 , 5F110HK09 , 5F110HL03 , 5F110HL04 , 5F110HL06 , 5F110NN02 , 5F110NN35 , 5F110NN40 , 5F110NN62 , 5F110NN66 , 5F110QQ01 , 5F110QQ11 , 5F110QQ19

引用特許：

審査官引用 (6件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願平7-193543 出願人：日本電気株式会社
サブミクロン・デバイスのための極めて浅い接合領域とその製造法
公報種別：公開公報出願番号：特願平9-155481 出願人：テキサスインスツルメンツインコーポレイテツド
特開平3-289139

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