特許
J-GLOBAL ID：200903070678124439

半導体集積回路

発明者：
濱 田 基 嗣

濱 田 基 嗣 について

, 
黒 田 忠 広

黒 田 忠 広 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-273338
公開番号（公開出願番号）：特開2001-102917
出願日： 1999年09月27日
公開日（公表日）： 2001年04月13日
要約：
【要約】【課題】 パス入力信号が速く伝達するというNMOSパストランジスタ論理と、セレクト入力が速く伝達するというCMOS-TGパストランジスタ論理との両者の特徴を兼備したパストランジスタ論理回路を提供する。【解決手段】 本発明に係る半導体集積回路は、ゲートにセレクト信号が入力される第1導電型の第1MOSトランジスタと、上記第1MOSトランジスタに並列接続され、ゲートに上記セレクト信号の反転信号が入力される第2導電型の第2MOSトランジスタと、ゲートに上記セレクト信号が入力される第2導電型の第3MOSトランジスタとを備え、かつ、上記第1及び第2MOSトランジスタのゲート幅をW1及びW2とすると、不等式W1>W2の関係を満たすように構成されているものである。
請求項（抜粋）：
ゲートにセレクト信号が入力される第1導電型の第1MOSトランジスタと、前記第1MOSトランジスタに並列接続され、ゲートに前記セレクト信号の反転信号が入力される第2導電型の第2MOSトランジスタと、ゲートに前記セレクト信号が入力される第2導電型の第3MOSトランジスタとを備え、かつ、前記第1及び第2MOSトランジスタのゲート幅をW1及びW2とすると、不等式W1>W2の関係を満たすように構成されていることを特徴とする半導体集積回路。
IPC (3件)：
H03K 19/0948 ,  H01L 21/8234 ,  H01L 27/088
FI (2件)：
H03K 19/094 B ,  H01L 27/08 102 J
Fターム (19件)：
5F048AA00 ,  5F048AA01 ,  5F048AB04 ,  5F048AB10 ,  5F048AC01 ,  5F048AC03 ,  5F048BB03 ,  5J056AA00 ,  5J056AA03 ,  5J056BB02 ,  5J056BB57 ,  5J056DD13 ,  5J056DD28 ,  5J056EE03 ,  5J056FF07 ,  5J056FF09 ,  5J056FF10 ,  5J056HH01 ,  5J056HH02
引用特許：
出願人引用 (8件)
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審査官引用 (3件)
  • 半導体集積回路
    公報種別：公開公報   出願番号：特願平7-329965   出願人：日本電気株式会社
  • 半導体集積回路装置
    公報種別：公開公報   出願番号：特願平5-051676   出願人：株式会社日立製作所
  • 特開昭61-065623

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