特許
J-GLOBAL ID：200903070849625024
半導体装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
松本 眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願平11-306265
公開番号（公開出願番号）：特開2001-126482
出願日： 1999年10月28日
公開日（公表日）： 2001年05月11日
要約：
【要約】【課題】データ不確定期間が長くなるのを阻止する。【解決手段】出力回路10はクロックに同期して上記データをラッチするラッチ回路11と、回路11の出力の立ち上がり位相と立ち下がり位相の差を制御信号に応答して調整可能な位相差被調整回路12と、回路12の出力が供給される出力バッファ回路13とからなる。レプリカ回路20は、出力回路10のレイアウトパターンを縮小したものである。レプリカ回路20の出力がダミー負荷回路24及びローパスフィルタ25を介して比較回路26に供給され、これが参照電圧Vrefと比較されて、カウントアップ信号又はカウントダウン信号のパルスが生成される。これらパルスがアップダウンカウンタ27で計数され、その計数値が該制御信号として用いられ、該位相差が低減するように自動調整される。
請求項（抜粋）：
クロックに応答してデータを出力し、該データの出力タイミングを制御信号に応答して調整可能な出力回路と、該クロックに応答して、周期的に反転するダミーデータを出力し、該ダミーデータの出力タイミングを該制御信号に応答して調整可能なレプリカ回路と、該レプリカ回路の出力が供給されるダミー負荷回路と、該ダミー負荷回路の出力の高レベル期間と低レベル期間が等しくなるように該レプリカ回路に対し該制御信号を供給すると共に、該制御信号を該出力回路に対しても同様に供給する制御回路と、を有することを特徴とする半導体装置。
IPC (2件)：
G11C 11/409
, G11C 11/407
G11C 11/34 354 Q
, G11C 11/34 354 C
, G11C 11/34 362 S
5B024AA15
, 5B024BA21
, 5B024BA29
, 5B024CA11
出願人引用 (3件)
審査官引用 (6件)
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