特許
J-GLOBAL ID：200903071125820697

半導体装置およびその製造方法

発明者：
田中 和雄

田中 和雄 について

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熊谷 敬

熊谷 敬 について

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唐澤 純一

唐澤 純一 について

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渡辺 邦雄

渡辺 邦雄 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-054375
公開番号（公開出願番号）：特開平11-345887
出願日： 1999年03月02日
公開日（公表日）： 1999年12月14日
要約：
【要約】 (修正有)【課題】 配線密度を高め微細化を達成できるCMOSを有する半導体装置とその製造方法を提供する。【解決手段】 半導体基板10上に第1,第2及び第3配線層40、60、50を形成し、各配線層表面を覆う第1,第2及び第3被覆絶縁層46,56,66を形成する。第1配線層が通過する活性領域にP型の第1不純物拡散層28PとN型の第2不純物拡散層28Nを形成し、第2配線層が通る活性領域にP型の第3不純物拡散層とN型の第4不純物拡散層を形成する。第1拡散層と第2配線層60とを接続する第1局所配線層30、及び第4拡散層28Nと第3配線層50とを接続する第2局所配線層を自己整合的に形成する。層間絶縁層100に第1及び第3被覆絶縁層46,56をマスクとして第1接続孔CH1を、また第2被覆絶縁層66をマスクとして第2接続孔を形成し、さらに前記接続孔内に第4配線層70A及び第5配線層を形成する。
請求項（抜粋）：
2つの負荷トランジスタ、2つの駆動トランジスタおよび2つの転送トランジスタを含むメモリセルを含む半導体装置であって、半導体基板の活性領域および素子分離領域の上に絶縁層を介して形成された、第1負荷トランジスタのゲート電極と第1駆動トランジスタのゲート電極とを接続する第1配線層、前記第1配線層の側面および上面を連続して覆う第1カバー絶縁層、前記第1配線層が通過する活性領域に形成された、前記第1負荷トランジスタを構成する第1導電型の第1不純物拡散層、および前記第1駆動トランジスタを構成する第2導電型の第2不純物拡散層、前記第1配線層と離間し、かつ、前記半導体基板の活性領域および素子分離領域の上に絶縁層を介して形成された、第2負荷トランジスタのゲート電極と第2駆動トランジスタのゲート電極とを接続する第2配線層、前記第2配線層の側面および上面を連続して覆う第2カバー絶縁層、前記第2配線層が通過する活性領域に形成された、前記第2負荷トランジスタを構成する第1導電型の第3不純物拡散層、および前記第2駆動トランジスタを構成する第2導電型の第4不純物拡散層、前記第1配線層と前記第4不純物拡散層とを接続し、かつ、少なくとも一部が素子分離領域上に存在する第3配線層、前記第3配線層の側面および上面を連続して覆う第3カバー絶縁層、前記第1不純物拡散層と前記第2配線層とを接続する第1局所配線層、前記第4不純物拡散層と前記第3配線層とを接続する第2局所配線層、少なくとも、前記第1不純物拡散層、前記第3カバー絶縁層、前記素子分離領域および前記第2不純物拡散層のそれぞれの一部が露出するように、前記半導体基板の主面に沿って連続する第1コンタクトホール、および、少なくとも、前記第3不純物拡散層、前記素子分離領域および前記第4不純物拡散層のそれぞれの一部が露出するように、前記半導体基板の主面に沿って連続する第2コンタクトホールを有する層間絶縁層、前記第1コンタクトホール内に形成された、前記第1不純物拡散層と前記第2不純物拡散層とを接続する第4配線層、および前記第2コンタクトホール内に形成された、前記第3不純物拡散層と前記第4不純物拡散層とを接続する第5配線層、を含む半導体装置。
IPC (6件)：
H01L 21/8244 ,  H01L 27/11 ,  H01L 21/28 301 ,  H01L 21/768 ,  H01L 21/8238 ,  H01L 27/092
FI (4件)：
H01L 27/10 381 ,  H01L 21/28 301 S ,  H01L 21/90 P ,  H01L 27/08 321 F
引用特許：
審査官引用 (5件)
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