特許
J-GLOBAL ID：200903071323063087

半導体記憶装置

発明者：
▲高▼橋 克学

▲高▼橋 克学 について

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池田 仁史

池田 仁史 について

, 
藤岡 伸也

藤岡 伸也 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2000-047804
公開番号（公開出願番号）：特開2001-243798
出願日： 2000年02月24日
公開日（公表日）： 2001年09月07日
要約：
【要約】【課題】 本発明は、テスト動作中に効率的に不良セルを検査可能な半導体記憶装置を提供することを目的とする。【解決手段】 レイトライト動作を実行する半導体記憶装置は、データを記憶するメモリコア回路と、前回の書き込み動作のデータを格納するデータラッチ回路と、前回の書き込み動作のアドレスと現在の読み出し動作のアドレスとを比較してアドレスの一致・不一致を決定するアドレス比較回路と、通常の読み出し動作の際にはアドレスが不一致の場合に該メモリコア回路よりデータを読み出しアドレスが一致する場合に該データラッチ回路よりデータを読み出し、テスト動作中の読み出し動作の際にはアドレスの一致・不一致に関わらず該メモリコア回路よりデータを読み出すように動作を制御する制御回路を含む。
請求項（抜粋）：
レイトライト動作を実行する半導体記憶装置であって、データを記憶するメモリコア回路と、前回の書き込み動作のデータを格納するデータラッチ回路と、前回の書き込み動作のアドレスと現在の読み出し動作のアドレスとを比較してアドレスの一致・不一致を決定するアドレス比較回路と、通常の読み出し動作の際にはアドレスが不一致の場合に該メモリコア回路よりデータを読み出しアドレスが一致する場合に該データラッチ回路よりデータを読み出し、テスト動作中の読み出し動作の際にはアドレスの一致・不一致に関わらず該メモリコア回路よりデータを読み出すように動作を制御する制御回路を含むことを特徴とする半導体記憶装置。
IPC (4件)：
G11C 29/00 671 ,  G06F 12/16 330 ,  G11C 11/413 ,  G11C 11/401
FI (4件)：
G11C 29/00 671 Z ,  G06F 12/16 330 A ,  G11C 11/34 341 D ,  G11C 11/34 371 A
Fターム (19件)：
5B015KB92 ,  5B015MM07 ,  5B015MM10 ,  5B015RR05 ,  5B018GA03 ,  5B018HA25 ,  5B018NA03 ,  5B018QA13 ,  5B018RA11 ,  5B024AA15 ,  5B024BA25 ,  5B024BA29 ,  5B024CA07 ,  5B024EA04 ,  5L106AA01 ,  5L106DD12 ,  5L106EE02 ,  5L106FF01 ,  5L106GG05
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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