特許
J-GLOBAL ID：200903071833407325

半導体装置

発明者：
佐藤 幸弘

佐藤 幸弘 について

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宇野 友彰

宇野 友彰 について

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松浦 伸悌

松浦 伸悌 について

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白石 正樹

白石 正樹 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2004-106224
公開番号（公開出願番号）：特開2005-294464
出願日： 2004年03月31日
公開日（公表日）： 2005年10月20日
要約：
【課題】 非絶縁型DC-DCコンバータの小型化及び電圧変換効率を向上させる。【解決手段】 ハイサイドスイッチ用のパワーMOS・FETとローサイドスイッチ用のパワーMOS・FETとが直列に接続された回路を有する非絶縁型DC-DCコンバータにおいて、ハイサイドスイッチ用のパワートランジスタとローサイドスイッチ用のパワートランジスタと、これらを駆動するドライバ回路とを夫々異なる半導体チップ5a、5b、5cで構成し、前記3つの半導体チップ5a、5b、5cを一つのパッケージ6aに収納し、かつ、前記ハイサイドスイッチ用のパワートランジスタを含む半導体チップ5aと前記ドライバ回路を含む半導体チップ5cとを近接して配置する。【選択図】 図8
請求項（抜粋）：
それぞれが所定の間隔を持って配置された第1チップ搭載部、第2チップ搭載部及び第3チップ搭載部と、 前記第1、第2及び第3チップ搭載部の周囲に配置された複数の外部端子と、 前記第1チップ搭載部上に配置され、第1電界効果トランジスタを有する第1半導体チップと、 前記第2チップ搭載部上に配置され、第2電界効果トランジスタを有する第2半導体チップと、 前記第3チップ搭載部上に配置され、前記第1及び第2電界効果トランジスタの動作を制御する制御回路を含む第3半導体チップと、 前記第1、第2及び第3半導体チップと、前記第1、第2及び第3チップ搭載部と、前記複数の外部端子の一部を封止する樹脂体とを有し、 前記複数の外部端子は、入力用電源電位を供給する第1電源端子と、前記入力用電源電位よりも低い電位を供給する第2電源端子と、前記第3半導体チップの制御回路を制御する信号端子と、出力用電源電位を外部に出力する出力端子とを有し、 前記第1電界効果トランジスタは、そのソース・ドレイン経路が前記第1電源端子と前記出力端子との間に直列接続され、 前記第2電界効果トランジスタは、そのソース・ドレイン経路が前記出力端子と前記第2電源端子との間に直列接続され、 前記第3半導体チップの制御回路は、前記信号端子に入力された制御信号によって、前記第1及び第2電界効果トランジスタのそれぞれのゲートを制御し、 前記第3半導体チップは、前記第3半導体チップと前記第1半導体チップの距離が前記第3半導体チップと前記第2半導体チップの距離より近くなるように配置されていることを特徴とする半導体装置。
IPC (6件)：
H01L25/07 ,  H01L21/8234 ,  H01L25/18 ,  H01L27/088 ,  H01L29/78 ,  H02M3/155
FI (6件)：
H01L25/04 C ,  H01L29/78 652Q ,  H01L29/78 653A ,  H01L29/78 657G ,  H02M3/155 Z ,  H01L27/08 102E
Fターム (22件)：
5F048AA05 ,  5F048AB04 ,  5F048AC06 ,  5F048BA05 ,  5F048BA06 ,  5F048BB01 ,  5F048BB05 ,  5F048BC03 ,  5F048BC12 ,  5F048BD07 ,  5F048BF02 ,  5F048CB07 ,  5H730AA14 ,  5H730AA15 ,  5H730AA17 ,  5H730AS04 ,  5H730AS19 ,  5H730BB14 ,  5H730DD04 ,  5H730FG05 ,  5H730ZZ11 ,  5H730ZZ13
引用特許：
出願人引用 (2件)
  • 半導体装置
    公報種別：公開公報   出願番号：特願2001-007191   出願人：株式会社日立製作所
  • DC-DCコンバータ
    公報種別：公開公報   出願番号：特願平11-194339   出願人：富士電機株式会社
審査官引用 (3件)

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