半導体記憶装置、および半導体回路装置

発明者：
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-210643
公開番号（公開出願番号）：特開平9-063266
出願日： 1995年08月18日
公開日（公表日）： 1997年03月07日
要約：

【要約】【課題】セルフリフレッシュモードにおける消費電力を低減する。【解決手段】シェアードセンスアンプ方式を採用するDRAMにおいて、セルフリフレッシュモードではワード線WLの活性化に応答してビット線対BL,/BLおよびセンスノードSNおよび/SNの間に電位差が生じた後に、その活性化されたワード線WLを含むメモリブロックB1内のビット線対BL,/BLをセンスアンプ36および44から切離すために、ビット線選択信号BLI1を接地電位まで下降させる。そして、センスノードSNおよび/SNの電位がセンスアンプ36および44によって増幅された後に、その切離されたビット線対BL,/BLが再びセンスアンプ36および44に接続されるように構成した。

請求項（抜粋）：

通常動作モードおよび前記通常動作モードよりも動作速度の遅い特殊動作モードを有する半導体記憶装置であって、第1および第2のセンスノードと、前記第1および第2のセンスノードに接続され、前記第1および第2のセンスノード間に生じた電位差を増幅するセンスアンプと、前記センスアンプの一方側に配置された第1のビット線対と、前記センスアンプの他方側に配置された第2のビット線対と、前記第1および第2のビット線対と交差する複数のワード線と、行アドレス信号に応答して前記ワード線を選択的に活性化する行デコーダと、前記第1および第2のセンスノードと前記第1のビット線対との間に接続された第1のスイッチ手段と、前記第1および第2のセンスノードと前記第2のビット線対との間に接続された第2のスイッチ手段と、前記通常動作モードでは、前記第1および第2のビット線対の一方を前記センスアンプに接続するように前記第1および第2のスイッチ手段を制御するとともに、前記特殊動作モードでは、前記第1および第2のビット線対の一方を前記センスアンプに接続し、前記接続された一方のビット線対にデータが読出された後に前記接続された一方のビット線対を前記センスアンプから切離し、前記センスアンプが活性化された後に前記切離された一方のビット線対を再び前記センスアンプに接続するように前記第1および第2のスイッチ手段を制御する制御手段とを備えた半導体記憶装置。

引用特許：

審査官引用 (11件)

半導体メモリ
公報種別：公開公報出願番号：特願平4-303437 出願人：日本電気株式会社
半導体記憶装置
公報種別：公開公報出願番号：特願平3-237313 出願人：三菱電機株式会社
特開平4-038789

全件表示

前のページに戻る