特許
J-GLOBAL ID：200903073356210304

化合物半導体装置の製造方法

発明者：
浅井 周二

浅井 周二 について

, 
及川 洋一

及川 洋一 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-229282
公開番号（公開出願番号）：特開2002-110702
出願日： 1998年04月07日
公開日（公表日）： 2002年04月12日
要約：
【要約】【課題】 絶縁膜をドライエッチングして化合物半導体の結晶面を露出させるときに結晶成分と炭素の反応生成物が生じることにより、良好なショットキー障壁が形成されなくなることを改善し、これらの素子の生産性を高めることができる化合物半導体装置の製造方法を提供する。【解決手段】 半導体基板1の表面にチャネル層2,コンタクト層3を設け、コンタクト層をパターニングし、絶縁膜4を形成する。ゲート形成部に開口を有するフォトレジスト膜5をマスクに絶縁膜4をRIEでエッチングして底部が薄く残るゲート開口6を形成する。レジスト膜を除去する。低損傷の条件のエッチング方法(ECR等)により、ゲート開口6を貫通させる。湿式処理で、結晶表面を清浄化する。ゲート電極7、ソース・ドレイン電極8,9を形成する。
請求項（抜粋）：
化合物半導体基板表面に素子半導体層を形成する第1工程と、前記素子半導体層の上に絶縁膜を形成する第2工程と、フォトレジストを塗布し、露光・現像を行って前記素子半導体層の電極形成領域上に開口を有するフォトレジスト膜を形成する第3工程と、前記フォトレジスト膜をマスクにドライエッチング法により前記絶縁膜を途中までエッチングして底部に前記絶縁膜を残した開口を形成する第4工程と、前記フォトレジスト膜を除去する第5工程と、ドライエッチング法により前記絶縁膜を全面エッチングして前記素子半導体層の前記開口内の表面を露出させる第6工程と、前記開口内の前記素子半導体層の表面に生じた反応物を湿式処理で除去する第7工程と、前記絶縁膜に形成された前記開口を介して前記素子半導体層と接触する電極を形成する第8工程とを有することを特徴とする化合物半導体装置の製造方法。
IPC (3件)：
H01L 21/338 ,  H01L 21/3065 ,  H01L 29/812
FI (2件)：
H01L 29/80 F ,  H01L 21/302 J
Fターム (36件)：
5F004BA04 ,  5F004BA14 ,  5F004CA02 ,  5F004DA01 ,  5F004DA11 ,  5F004DA16 ,  5F004DA18 ,  5F004DA24 ,  5F004DA26 ,  5F004DA30 ,  5F004DB03 ,  5F004DB20 ,  5F004DB26 ,  5F004EA13 ,  5F004EA22 ,  5F004EA28 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ05 ,  5F102GK05 ,  5F102GK08 ,  5F102GL04 ,  5F102GN05 ,  5F102GR04 ,  5F102GR10 ,  5F102GS01 ,  5F102GS04 ,  5F102GT02 ,  5F102GV07 ,  5F102HC01 ,  5F102HC10 ,  5F102HC11 ,  5F102HC16 ,  5F102HC18 ,  5F102HC19
引用特許：
審査官引用 (7件)
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