特許
J-GLOBAL ID:200903073703786963
半導体装置
発明者:
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,
出願人/特許権者:
代理人 (1件):
筒井 大和
公報種別:公開公報
出願番号(国際出願番号):特願2008-068807
公開番号(公開出願番号):特開2009-224637
出願日: 2008年03月18日
公開日(公表日): 2009年10月01日
要約:
【課題】容量素子を有する半導体装置の性能を向上させる。【解決手段】半導体基板1上に、配線M1〜M5の櫛型形状の金属パターンで電極を形成したMIM型の容量素子が形成される。容量素子の下方には、CMP工程のディッシング防止のためのダミーのゲートパターンである導体パターン8bと、ダミーの活性領域である活性領域1bとが配置され、これらは配線M1〜M5からなるシールド用の金属パターンに接続されて固定電位に接続されている。そして、導体パターン8bおよび活性領域1bは、配線M1〜M5の櫛型形状の金属パターンと平面的に重ならないように配置される。【選択図】図1
請求項(抜粋):
第1MISFETが形成される第1領域および第1容量素子が形成される第2領域を有する半導体基板と、
前記半導体基板に形成され、絶縁体が埋め込まれた溝と、
前記半導体基板の前記第1領域に形成され、前記溝で規定された第1活性領域と、
前記第1活性領域上に形成された第1ゲート電極と、
前記第1ゲート電極を覆うように前記半導体基板上に形成され、上面が平坦化された第1絶縁膜と、
前記第1絶縁膜よりも上層の第1配線層により前記第2領域に形成された、第1金属パターン、第2金属パターン、および前記第1および第2金属パターンの周囲に設けられて固定電位に接続される第3金属パターンと、
を有する半導体装置であって、
前記第1金属パターンは前記第1容量素子の一方の電極を形成し、
前記第2金属パターンは前記第1容量素子の他方の電極を形成し、
前記第1容量素子の下方の前記半導体基板の前記第2領域に、前記溝で規定された第2活性領域が形成され、
前記第1容量素子の下方の前記半導体基板の前記第2領域上に、前記第1ゲート電極と同層の第1導体パターンが形成され、
前記第1導体パターンおよび前記第2活性領域が前記第3金属パターンに電気的に接続されていることを特徴とする半導体装置。
IPC (4件):
H01L 21/822
, H01L 27/04
, H01L 21/320
, H01L 23/52
FI (4件):
H01L27/04 C
, H01L27/04 H
, H01L21/88 K
, H01L21/88 S
Fターム (48件):
5F033HH04
, 5F033HH11
, 5F033HH25
, 5F033HH33
, 5F033JJ11
, 5F033JJ19
, 5F033JJ33
, 5F033KK01
, 5F033KK04
, 5F033KK11
, 5F033KK25
, 5F033KK33
, 5F033MM01
, 5F033MM02
, 5F033MM07
, 5F033MM12
, 5F033MM13
, 5F033MM21
, 5F033NN06
, 5F033NN07
, 5F033PP06
, 5F033PP15
, 5F033PP27
, 5F033QQ08
, 5F033QQ09
, 5F033QQ11
, 5F033QQ25
, 5F033QQ37
, 5F033QQ48
, 5F033QQ70
, 5F033QQ73
, 5F033RR04
, 5F033RR06
, 5F033SS11
, 5F033VV02
, 5F033VV10
, 5F038AC04
, 5F038AC05
, 5F038BH10
, 5F038BH19
, 5F038CA09
, 5F038CA18
, 5F038CD18
, 5F038EZ13
, 5F038EZ14
, 5F038EZ15
, 5F038EZ16
, 5F038EZ20
引用特許:
出願人引用 (4件)
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半導体装置
公報種別:公開公報
出願番号:特願2004-000976
出願人:株式会社ルネサステクノロジ, 株式会社ルネサスデバイスデザイン
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半導体集積回路装置
公報種別:公開公報
出願番号:特願2005-069694
出願人:松下電器産業株式会社
-
半導体集積回路の自動配置配線方法
公報種別:公開公報
出願番号:特願2000-089347
出願人:三菱電機株式会社
-
半導体装置
公報種別:公開公報
出願番号:特願2005-265500
出願人:株式会社ルネサステクノロジ
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審査官引用 (4件)