特許
J-GLOBAL ID：200903073777943661

自己整合されたデュアル応力層を用いるCMOS構造体及び方法

発明者：
ホイロン・チュー

ホイロン・チュー について

, 
デウォン・ヤン

デウォン・ヤン について


出願人/特許権者：
インターナショナル・ビジネス・マシーンズ・コーポレーション

インターナショナル・ビジネス・マシーンズ・コーポレーション について


代理人 (4件)： 上野 剛史 ,  太佐 種一 ,  市位 嘉宏 ,  坂口 博
公報種別：公開公報
出願番号（国際出願番号）：特願2007-106817
公開番号（公開出願番号）：特開2007-300090
出願日： 2007年04月16日
公開日（公表日）： 2007年11月15日
要約：
【課題】 デバイス性能を向上させ、チップの留まりを改善するために、CMOS構造体内に機械的応力を与える構造体及び方法を提供すること。【解決手段】 第1のトランジスタの上に配置された第1の応力層及び第2のトランジスタの上に配置された第2の応力層が、当接するが、重ならない、CMOS構造体及びCMOS構造体を製造する方法が提供される。こうした重ならない当接により、第1のトランジスタ及び第2のトランジスタの一方の中のソース/ドレイン領域の上に、シリサイド層へのコンタクトを形成するとき、製造の柔軟性が向上する。【選択図】 図9
請求項（抜粋）：
半導体基板の上に、第1の極性とは異なる第2の極性の第2のトランジスタから横方向に分離されて配置された、第1の極性の第1のトランジスタと、 前記第1のトランジスタの上に配置された、第1の応力を有する第1の応力層、及び、前記第2のトランジスタ上に配置された、前記第1の応力とは異なる第2の応力を有する第2の応力層であって、前記第1の応力層及び前記第2の応力層は、当接し重ならない、第1の応力層及び第2の応力層と を備えるCMOS構造体。
IPC (4件)：
H01L 21/823 ,  H01L 27/092 ,  H01L 21/768 ,  H01L 23/522
FI (2件)：
H01L27/08 321C ,  H01L21/90 M
Fターム (47件)：
5F033GG02 ,  5F033GG03 ,  5F033HH04 ,  5F033HH25 ,  5F033HH26 ,  5F033HH27 ,  5F033HH28 ,  5F033HH29 ,  5F033KK01 ,  5F033KK25 ,  5F033KK26 ,  5F033KK27 ,  5F033KK28 ,  5F033KK29 ,  5F033MM07 ,  5F033QQ09 ,  5F033QQ12 ,  5F033QQ14 ,  5F033QQ19 ,  5F033QQ25 ,  5F033QQ31 ,  5F033QQ70 ,  5F033QQ73 ,  5F033RR04 ,  5F033RR05 ,  5F033RR07 ,  5F033SS15 ,  5F033TT08 ,  5F033VV06 ,  5F033XX19 ,  5F048AA08 ,  5F048AC03 ,  5F048BA01 ,  5F048BA14 ,  5F048BA15 ,  5F048BA16 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BB11 ,  5F048BB12 ,  5F048BC06 ,  5F048BD01 ,  5F048BF06 ,  5F048BF17 ,  5F048BG13 ,  5F048DA30
引用特許：
出願人引用 (1件)
  • 米国特許第6,573,172号明細書
審査官引用 (7件)
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