NチャネルトランジスタおよびPチャネルトランジスタのそれぞれを最適化する、異なるスペーサを形成する方法

発明者：
出願人/特許権者：
代理人 (3件)：鈴木正剛 , 佐野良太 , 村松義人
公報種別：公表公報
出願番号（国際出願番号）：特願2003-553602
公開番号（公開出願番号）：特表2005-513774
出願日： 2002年12月11日
公開日（公表日）： 2005年05月12日
要約：

それぞれのトランジスタ(12)(14)のためのゲート電極(16)に関する異なるスペーシングを使用する、異なる型の各トランジスタに最適なゲート・ドレイン間のオーバーラップキャパシタンスを備えたnチャネルトランジスタ(12)およびpチャネルトランジスタ(14)を有する半導体を形成する方法である。第1オフセットスペーサ(18)がゲート電極(16)上に形成されると共に、ソース/ドレイン拡張部(20)を生成すべく、nチャネルトランジスタ(12)についてのnチャネル拡張部のインプラントがゲート電極(16)から最適な間隔を隔てて実行される。第2オフセットスペーサ(22)が第1オフセットスペーサ(18)上に形成されると共に、ソース/ドレイン拡張部(26)を生成すべく、pチャネルトランジスタ(14)についてのpチャネルの拡張部のインプラントが実行される。pチャネルトランジスタ(14)中のソース/ドレイン拡張部のインプラントのゲート電極(16)からの間隔を増加することは、n型ドーパントに比べてp型ドーパントの拡散がより速いことによる。

請求項（抜粋）：

第1ゲート電極(16)から第1間隔を隔ててn型ドーパントを注入することによって、nチャネルトランジスタ(12)中にソース/ドレイン拡張部(20)を形成するステップと、第2ゲート電極(16)から前記第1間隔よりも大きい第2間隔を隔ててp型ドーパントを注入することによって、pチャネルトランジスタ(14)中にソース/ドレイン拡張部(26)を形成するステップと、を含む、同じ基板上にnチャネルトランジスタおよびpチャネルトランジスタを形成する方法。

IPC (6件)：

H01L21/8238 , H01L21/336 , H01L27/08 , H01L27/092 , H01L29/78 , H01L29/786

FI (5件)：

H01L27/08 321C , H01L27/08 331E , H01L29/78 301L , H01L29/78 613A , H01L29/78 617A

Fターム (48件)：

5F048AA08 , 5F048AC03 , 5F048AC04 , 5F048BA01 , 5F048BA16 , 5F048BB05 , 5F048BC06 , 5F048BC16 , 5F048BC18 , 5F048DA24 , 5F048DA25 , 5F048DA27 , 5F048DA30 , 5F110AA02 , 5F110AA26 , 5F110BB04 , 5F110CC02 , 5F110DD05 , 5F110DD13 , 5F110EE09 , 5F110EE32 , 5F110EE42 , 5F110GG02 , 5F110GG12 , 5F110HJ01 , 5F110HJ13 , 5F110HM14 , 5F110NN02 , 5F110NN23 , 5F110NN37 , 5F110QQ11 , 5F140AA11 , 5F140AB03 , 5F140AC28 , 5F140AC36 , 5F140BG10 , 5F140BG11 , 5F140BG12 , 5F140BG14 , 5F140BG37 , 5F140BG51 , 5F140BG52 , 5F140BG53 , 5F140BH15 , 5F140BH18 , 5F140BK02 , 5F140BK07 , 5F140BK13

引用特許：

審査官引用 (5件)

半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平7-326822 出願人：株式会社日立製作所
MOSデバイス製造方法
公報種別：公開公報出願番号：特願平8-310990 出願人：テキサスインスツルメンツインコーポレイテツド
半導体装置の製造方法
公報種別：公開公報出願番号：特願平11-284986 出願人：日本電気株式会社

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