特許
J-GLOBAL ID：200903075373574991

半導体装置の製造方法

発明者：
水越 正孝

水越 正孝 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (2件)： 高橋 敬四郎 ,  来山 幹雄
公報種別：公開公報
出願番号（国際出願番号）：特願2002-280468
公開番号（公開出願番号）：特開2004-119659
出願日： 2002年09月26日
公開日（公表日）： 2004年04月15日
要約：
【課題】ホトリソグラフィプロセスを低減した、貫通導体を有する半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、(a)半導体支持基板の主面上に多数の半導体素子を含む素子層を形成した半導体基板の裏面を研削し、100μm以下に薄くする工程と、(b)前記薄くした半導体基板を平滑な表面を有する支持台上に位置決めして支持し、半導体基板を貫通するビア孔を形成する工程と、(c)平滑な表面を有する第1の支持台上に位置決めして支持し、半導体支持基板を貫通するビア孔を形成する工程と、(d)前記絶縁膜を堆積したビア孔内に金属層を形成する工程と、を含む。【選択図】 図3
請求項（抜粋）：
(a)半導体支持基板の主面上に多数の半導体素子を含む素子層を形成した半導体基板の裏面を研削し、薄くする工程と、 (b)前記薄くした半導体基板を平滑な表面を有する第1の支持台上に位置決めして支持し、前記半導体支持基板を貫通するビア孔を形成する工程と、 (c)平滑な表面を有する第2の支持台上に前記ビア孔を形成した半導体基板の素子層を位置決めして支持し、前記ビア孔内面上および前記半導体基板裏面のビア孔周囲状に絶縁膜を堆積する工程と、 (d)前記絶縁膜を堆積したビア孔内に金属層を形成する工程と、 を含む半導体装置の製造方法。
IPC (6件)：
H01L21/60 ,  H01L21/3205 ,  H01L23/12 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18
FI (6件)：
H01L21/92 604Z ,  H01L21/88 J ,  H01L21/92 602M ,  H01L21/92 621Z ,  H01L23/12 L ,  H01L25/08 Z
Fターム (26件)：
5F033HH07 ,  5F033HH11 ,  5F033HH13 ,  5F033HH14 ,  5F033JJ07 ,  5F033JJ11 ,  5F033JJ13 ,  5F033JJ14 ,  5F033MM30 ,  5F033NN32 ,  5F033PP15 ,  5F033PP26 ,  5F033PP27 ,  5F033PP28 ,  5F033QQ13 ,  5F033QQ37 ,  5F033RR04 ,  5F033RR06 ,  5F033RR21 ,  5F033RR22 ,  5F033RR24 ,  5F033SS04 ,  5F033SS11 ,  5F033TT07 ,  5F033VV07 ,  5F033XX33
引用特許：
審査官引用 (7件)
全件表示

前のページに戻る

TOP

BOTTOM