特許
J-GLOBAL ID：200903075509238940
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-047928
公開番号（公開出願番号）：特開平10-242472
出願日： 1997年03月03日
公開日（公表日）： 1998年09月11日
要約：
【要約】【課題】 デュアルゲートトランジスタにおいてオン、オフのしきい値差を大きくし、しきい値自体を小さくする。【解決手段】 半導体基板上に互いに分離された状態にNMOSトランジスタ及びPMOSトランジスタがデュアルゲートトランジスタとして形成されており、これらNMSO及びPMOSトランジスタのそれぞれは、不純物のドープによってチャネルの下方に形成された高濃度領域と、不純物のカウンタードープによってチャネル部分に形成された低濃度領域とを有し、これらの高濃度及び低濃度領域によってオン、オフ時のしきい値の差としきい値自体とが規定される。
請求項（抜粋）：
半導体基板上に互いに分離された状態にNMOSトランジスタ及びPMOSトランジスタがデュアルゲートトランジスタとして形成されており、これらNMSO及びPMOSトランジスタのそれぞれは、不純物のドープによってチャネルの下方に形成された高濃度領域と、不純物のカウンタードープによってチャネル部分に形成された低濃度領域とを有し、これらの高濃度及び低濃度領域によってオン、オフ時のしきい値の差としきい値自体とが規定される半導体装置。
IPC (5件)：
H01L 29/786
, H01L 21/265
, H01L 21/8238
, H01L 27/092
, H01L 27/08 331
H01L 29/78 613 A
, H01L 27/08 331 E
, H01L 21/265 F
, H01L 27/08 321 C
, H01L 29/78 618 F
