ESD保護のためのLOCOS MOS装置及びその形成方法

発明者： , , ,
出願人/特許権者： ,
代理人 (1件)：山本秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平10-205552
公開番号（公開出願番号）：特開平11-168146
出願日： 1998年07月21日
公開日（公表日）： 1999年06月22日
要約：

【要約】【課題】大きなドレイン-ゲート破壊電圧を有するMOSトランジスタおよびその製造方法を提供する。【解決手段】 ESD保護回路で使用される、多層ゲート酸化層を有するMOSトランジスタが提供される。ドレイン近くに厚いゲート酸化層を形成することにより、トランジスタは比較的大きなドレイン-ゲート破壊電圧を有することができる。ソース近くに薄いゲート酸化層を形成することにより、ゲート電圧が高い切り替え速度でトランジスタのオン/オフ切り替えを行うことができる。MOSトランジスタの多層ゲート酸化層の厚い部分は、シリコンの選択的酸化(LOCOS)プロセスで形成され、薄いゲート層は別のステップで形成される。ESD保護回路、および上記の多層ゲート酸化層を有するMOSトランジスタを製造する方法もまた提供される。

請求項（抜粋）：

NMOSおよびPMOSトランジスタよりなる群から選択される、ESD保護のための大きなドレイン-ゲート破壊電圧を有するLOCOSMOS装置であって、ドープされたシリコンウェルと、該ドープされたシリコンウェル内に形成されたドープされたシリコンよりなるソースおよびドレイン領域と、該ドープされたシリコンウェルの上に位置し、該ドレインに隣接する厚いゲート酸化物領域を形成する、第1の厚さを有する選択的酸化シリコン(LOCOS)領域と、該ドープされたシリコンウェルの上に位置し、該ソースに隣接する薄いゲート酸化物領域を形成する、第2の厚さを有する薄い酸化層と、一部は該薄いゲート酸化物の上に位置し、一部は該厚いLOCOSゲート酸化物領域の上に位置する、所定の長さを有するドープされたゲート電極とを備え、これにより該トランジスタは、大きいドレイン-ゲート破壊電圧および短いESDイベント発生時間を有する、MOS装置。

IPC (3件)：

H01L 21/8234 , H01L 27/088 , H01L 29/78

FI (2件)：

H01L 27/08 102 F , H01L 29/78 301 K

引用特許：

審査官引用 (9件)

特開平3-032063
特開平3-035532
半導体素子
公報種別：公開公報出願番号：特願平8-038895 出願人：モトローラ・インコーポレイテッド

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