特許
J-GLOBAL ID：200903075776392125

半導体装置及びその製造方法

発明者：
稲葉 聡

稲葉 聡 について

, 
藤原 実

藤原 実 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (7件)： 三好 秀和 ,  岩▲崎▼ 幸邦 ,  川又 澄雄 ,  中村 友之 ,  伊藤 正和 ,  高橋 俊一 ,  高松 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2003-352628
公開番号（公開出願番号）：特開2005-116969
出願日： 2003年10月10日
公開日（公表日）： 2005年04月28日
要約：
【課題】 サイドウォールパターントランスファー法による微細ゲート形成工程を採用した論理回路を構成することである。【解決手段】 pFETのソース領域105及びドレイン領域103を複数有する素子領域と、素子領域上に環状に形成された複数のpFETのゲート電極領域101と、nFETのソース領域104及びドレイン領域102を複数有する素子領域と、素子領域上に環状に形成され、各々前記第一導電型のゲート電極領域に電気的に接続された複数のnFETトランジスタのゲート電極領域101と、pFET側の素子領域のソース領域105に第一の電圧を供給する配線106と、nFETのソース領域104に第二の電圧を供給する第二の配線107と、pFET側及びnFET側の素子領域のドレイン領域及びpFET及びnFETのゲート電極領域に電気的に接続された第三の配線と、を有するようにしてある。【選択図】 図1
請求項（抜粋）：
半導体装置において、 ソース領域、 前記ソース領域と同じ素子領域に設けられたドレイン領域、及び 環状に形成されたゲート電極領域、を有する第一のトランジスタと、 前記環状に形成されたゲート電極領域を共有し、前記ソース領域若しくは前記ドレイン領域を共有した前記第二のトランジスタと、 を有することを特徴とする半導体装置。
IPC (7件)：
H01L21/8238 ,  H01L27/08 ,  H01L27/092 ,  H01L29/41 ,  H01L29/423 ,  H01L29/49 ,  H01L29/786
FI (10件)：
H01L27/08 321D ,  H01L27/08 331E ,  H01L29/58 G ,  H01L29/44 P ,  H01L27/08 321F ,  H01L27/08 321C ,  H01L29/78 613A ,  H01L29/78 618C ,  H01L29/78 617J ,  H01L29/78 617K
Fターム (55件)：
4M104AA01 ,  4M104AA09 ,  4M104BB01 ,  4M104BB36 ,  4M104CC05 ,  4M104DD03 ,  4M104DD04 ,  4M104DD71 ,  4M104FF11 ,  4M104FF13 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH14 ,  5F048AA00 ,  5F048AA01 ,  5F048AB03 ,  5F048AB04 ,  5F048AB10 ,  5F048AC03 ,  5F048AC04 ,  5F048BA01 ,  5F048BA16 ,  5F048BB01 ,  5F048BB05 ,  5F048BB12 ,  5F048BC01 ,  5F048BC03 ,  5F048BC18 ,  5F048BD01 ,  5F048BD10 ,  5F048BF15 ,  5F048BF16 ,  5F110AA02 ,  5F110AA04 ,  5F110AA16 ,  5F110BB04 ,  5F110CC02 ,  5F110DD11 ,  5F110EE08 ,  5F110EE09 ,  5F110EE14 ,  5F110EE24 ,  5F110EE30 ,  5F110EE50 ,  5F110FF02 ,  5F110FF29 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HK40 ,  5F110HM12 ,  5F110NN02 ,  5F110NN62 ,  5F110QQ01 ,  5F110QQ11
引用特許：
出願人引用 (1件)
  • 半導体集積回路
    公報種別：公開公報   出願番号：特願平5-351532   出願人：日本電気株式会社
審査官引用 (12件)
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