特許
J-GLOBAL ID：200903076030602210

隣接フィールドエラーが低減された不揮発性メモリおよび方法

発明者：
セルニア,ラウル-エイドリアン

セルニア,ラウル-エイドリアン について

, 
リ,ヤン

リ,ヤン について


出願人/特許権者：
サンディスク コーポレイション

サンディスク コーポレイション について


代理人 (1件)： 井ノ口 壽
公報種別：公表公報
出願番号（国際出願番号）：特願2004-540088
公開番号（公開出願番号）：特表2006-500729
出願日： 2003年09月18日
公開日（公表日）： 2006年01月05日
要約：
メモリデバイスおよびその方法は、隣接するセルのフィールドからの結合に起因するエラーを最小にし、かつ性能を改善するために、複数のメモリセルを並列にプログラムおよび感知することを可能にする。このメモリデバイスおよび方法は、複数のメモリセルを同じワードラインで結合させ、読み書き回路は各メモリセルに連続的に結合される。従って、メモリセルとその隣のものとは一緒にプログラムされ、各メモリセルについてのその隣のものとの関係でのフィールド環境の変化は、プログラミングおよびその後の読み出しのときに、小さくなる。これにより、偶数列上のセルが奇数列上のセルとは無関係にプログラムされる従来のアーキテクチャおよび方法と比べて、性能が改善され、隣接するセルのフィールドからの結合に起因するエラーが低減される。
請求項（抜粋）：
隣接するメモリセルからの摂動電場に起因するエラーが低減された複数の不揮発性メモリセルを並列にプログラムする方法において、 (a)前記複数のメモリセルを、ワードラインにより結合された隣接するメモリセルのページに組織するステップと、 (b)隣接するメモリセルの前記ページの各メモリセルに読み書き回路を結合させるステップと、 (c)前記各メモリセルの記憶状態をプログラムされるべきものと関連させて検証するために前記各メモリセルを並列に感知するステップと、 (d)検証された前記ページ中の前記各メモリセルを抑制するステップと、 (e)隣接するメモリセルの前記ページにプログラミングパルスを印加するステップと、 (f)前記ページの全てのメモリセルが検証され終わるまでステップ(c)〜(e)を反復するステップと、 を含むことを特徴とする方法。
IPC (3件)：
G11C 16/02 ,  G11C 16/06 ,  G11C 16/04
FI (6件)：
G11C17/00 611A ,  G11C17/00 634A ,  G11C17/00 621Z ,  G11C17/00 641 ,  G11C17/00 611G ,  G11C17/00 613
Fターム (23件)：
5B125BA02 ,  5B125BA03 ,  5B125BA05 ,  5B125BA08 ,  5B125BA09 ,  5B125BA19 ,  5B125CA12 ,  5B125CA15 ,  5B125DA01 ,  5B125DA03 ,  5B125DB02 ,  5B125DB08 ,  5B125EA01 ,  5B125EA04 ,  5B125EA05 ,  5B125EE02 ,  5B125EE04 ,  5B125EE07 ,  5B125EE08 ,  5B125EE13 ,  5B125FA01 ,  5B125FA02 ,  5B125FA05
引用特許：
出願人引用 (19件)
  • 米国特許第5,595,924号
  • 米国特許第5,903,495号
  • 米国特許第6,046,935号
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審査官引用 (6件)
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