特許

J-GLOBAL ID：200903076038497121

半導体装置およびその作製方法

発明者： 山崎 舜平 ,  須沢 英臣 ,  山形 裕和
出願人/特許権者： 株式会社半導体エネルギー研究所
公報種別：公開公報
出願番号（国際出願番号）：特願2000-165617
公開番号（公開出願番号）：特開2001-053287
出願日： 2000年06月02日
公開日（公表日）： 2001年02月23日
要約：

【要約】【課題】 多層配線間で形成される寄生容量を低減し、表示特性を向上させることを目的とする。【解決手段】本願発明では、開口率を向上させるため、画素TFTのチャネル形成領域213、214と重なるゲート電極の一部または全部と第2配線(ソース線またはドレイン線)154、157とを重ねる。また、ゲート電極と第2配線154、157の間には第1層間絶縁膜149及び第2層間絶縁膜150cを設け、寄生容量を低減する。

請求項（抜粋）：

絶縁表面上に第1配線と、前記第1配線を覆う第1層間絶縁膜と、前記第1層間絶縁膜上の一部に接して第2層間絶縁膜と、前記第1層間絶縁膜及び前記第2層間絶縁膜上に第2配線とを有し、前記第1配線と前記第2配線とが重なっている領域には、前記第1層間絶縁膜と前記第2層間絶縁膜とが積層されていることを特徴とする半導体装置。

IPC (11件)：

H01L 29/786 ,  G02F 1/1368 ,  G09F 9/30 338 ,  H01L 21/20 ,  H01L 21/3065 ,  H01L 21/3205 ,  H01L 21/8247 ,  H01L 27/115 ,  H01L 27/10 481 ,  H01L 29/788 ,  H01L 29/792

FI (11件)：

H01L 29/78 619 A ,  G09F 9/30 338 ,  H01L 21/20 ,  H01L 27/10 481 ,  G02F 1/136 500 ,  H01L 21/302 J ,  H01L 21/88 Z ,  H01L 27/10 434 ,  H01L 29/78 371 ,  H01L 29/78 612 C ,  H01L 29/78 616 T

引用特許：

審査官引用 (5件)

• 薄膜半導体装置
  公報種別：公開公報   出願番号：特願平7-212717   出願人：ソニー株式会社
• アクティブマトリクス型表示回路およびその作製方法
  公報種別：公開公報   出願番号：特願平8-308684   出願人：株式会社半導体エネルギー研究所
• 半導体装置およびその作製方法
  公報種別：公開公報   出願番号：特願平6-253080   出願人：株式会社半導体エネルギー研究所
• アクティブマトリックス型液晶表示装置の画素構造
  公報種別：公開公報   出願番号：特願平4-288039   出願人：日本電気株式会社
• 半導体装置の作製方法
  公報種別：公開公報   出願番号：特願平9-040141   出願人：株式会社半導体エネルギー研究所