特許

J-GLOBAL ID：200903077406337152

半導体記憶装置

発明者： 荒井 史隆 ,  鬼頭 傑 ,  佐藤 充
出願人/特許権者： 株式会社東芝
代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2007-051790
公開番号（公開出願番号）：特開2008-218569
出願日： 2007年03月01日
公開日（公表日）： 2008年09月18日
要約：

【課題】アクティブエリアの孤立パターンにおける先細りや欠けによるダスト不良を防止できる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第1方向に沿って設けられ電流経路が直列接続される選択トランジスタおよびメモリセルを備えたメモリセル列を含む複数のアクティブエリアAAと、前記第1方向と交差する第2方向に沿って隣接する2つの前記アクティブエリアの最先端部の一端の間に設けられた第1延設部51と、前記第2方向に沿って隣接する2つの前記アクティブエリアの最先端部の他端の間に設けられた第2延設部52とを具備し、前記第1及び第2延設部により前記2つのアクティブエリアをループ状に接続する。【選択図】 図1

請求項（抜粋）：

第1方向に沿って設けられ、電流経路が直列接続される選択トランジスタおよびメモリセルを備えたメモリセル列を含む複数のアクティブエリアと、 前記第1方向と交差する第2方向に沿って隣接する2つの前記アクティブエリアの最先端部の一端の間に設けられた第1延設部と、 前記第2方向に沿って隣接する2つの前記アクティブエリアの最先端部の他端の間に設けられた第2延設部とを具備し、前記第1及び第2延設部により前記2つのアクティブエリアをループ状に接続すること を特徴とする半導体記憶装置。

IPC (4件)：

H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L27/10 434 ,  H01L29/78 371

Fターム (21件)：

5F083EP02 ,  5F083EP23 ,  5F083EP27 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083GA27 ,  5F083LA21 ,  5F083MA06 ,  5F083MA19 ,  5F083MA20 ,  5F083NA01 ,  5F083NA06 ,  5F083PR10 ,  5F101BA01 ,  5F101BB05 ,  5F101BD02 ,  5F101BD22 ,  5F101BD34 ,  5F101BD35 ,  5F101BD36

引用特許：

出願人引用 (1件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平6-191534   出願人：株式会社東芝

審査官引用 (4件)

• 半導体装置、半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2001-002975   出願人：株式会社東芝
• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-195767   出願人：株式会社東芝
• 不揮発性半導体メモリ装置の製造方法
  公報種別：公開公報   出願番号：特願平3-232257   出願人：ソニー株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平5-349140   出願人：株式会社東芝