特許
J-GLOBAL ID：200903077607030985

半導体装置およびその製造方法

発明者：
須黒 恭一

須黒 恭一 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-087404
公開番号（公開出願番号）：特開2001-274380
出願日： 2000年03月27日
公開日（公表日）： 2001年10月05日
要約：
【要約】【課題】 高い耐熱性を有するゲート電極を有し、メタルゲートトランジスタのゲートとソース・ドレインコンタクトとの間隔が縮小化された集積度の高い半導体装置を提供する。【解決手段】 半導体基板(11)と前記半導体基板上に設けられた絶縁膜(12)及びゲート電極(15)と、前記半導体基板に形成されたソース・ドレイン領域(53)と、前記ゲート電極上に選択的に形成された金属酸化物層(19)とを具備する半導体装置である。前記ゲート電極は第1の金属から構成され、前記金属酸化物層は、前記第1の金属よりも酸化物形成時のギブス標準自由エネルギーの低下量の大きい第2の金属を含むことを特徴とする。
請求項（抜粋）：
半導体基板と、前記半導体基板上に設けられた絶縁膜およびゲート電極と、前記半導体基板に形成されたソース・ドレイン領域と、前記ゲート電極上に選択的に形成された金属酸化物層とを具備し、前記ゲート電極は第1の金属から構成され、前記金属酸化物層は、前記第1の金属よりも酸化物形成時のギブス標準自由エネルギーの低下量の大きい第2の金属を含むことを特徴とする半導体装置。
IPC (4件)：
H01L 29/78 ,  H01L 21/283 ,  H01L 21/768 ,  H01L 29/43
FI (4件)：
H01L 21/283 W ,  H01L 29/78 301 G ,  H01L 21/90 L ,  H01L 29/62 G
Fターム (68件)：
4M104BB01 ,  4M104BB20 ,  4M104BB25 ,  4M104BB29 ,  4M104BB30 ,  4M104BB31 ,  4M104BB32 ,  4M104BB33 ,  4M104BB39 ,  4M104CC05 ,  4M104DD03 ,  4M104DD16 ,  4M104DD82 ,  4M104DD86 ,  4M104EE05 ,  4M104EE16 ,  4M104FF18 ,  4M104GG09 ,  4M104GG10 ,  4M104GG16 ,  5F033HH07 ,  5F033HH11 ,  5F033HH14 ,  5F033HH19 ,  5F033HH20 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033HH35 ,  5F033LL02 ,  5F033MM05 ,  5F033MM12 ,  5F033MM13 ,  5F033QQ09 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ59 ,  5F033QQ62 ,  5F033QQ73 ,  5F033QQ76 ,  5F033RR03 ,  5F033SS26 ,  5F033SS27 ,  5F033VV06 ,  5F033VV16 ,  5F033WW02 ,  5F033XX03 ,  5F033XX33 ,  5F040DC01 ,  5F040EC02 ,  5F040EC04 ,  5F040EC12 ,  5F040ED03 ,  5F040ED04 ,  5F040EE05 ,  5F040EF02 ,  5F040EK05 ,  5F040FA01 ,  5F040FA02 ,  5F040FA04 ,  5F040FA05 ,  5F040FB02 ,  5F040FB05 ,  5F040FC00 ,  5F040FC15 ,  5F040FC18 ,  5F040FC19
引用特許：
審査官引用 (11件)
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