特許
J-GLOBAL ID：200903078043242827
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
工藤 実
公報種別：公開公報
出願番号（国際出願番号）：特願2004-379608
公開番号（公開出願番号）：特開2006-185535
出願日： 2004年12月28日
公開日（公表日）： 2006年07月13日
要約：
【課題】第1不揮発性メモリをアクセスするときに、第2不揮発性メモリにおけるリードリテンション不良の影響を低減することができる半導体記憶装置を提供すること。【解決手段】 第1不揮発性メモリは、複数のデータ格納領域と少なくとも1つの冗長データ格納領域とを備えている。第2不揮発性メモリは、第1不揮発性メモリの複数のデータ格納領域の複数のアドレスのうち、置換アドレスを格納する。シーケンサは、動作命令に応答して、第2不揮発性メモリに格納された全ての置換アドレスを読み出し、レジスタ群に格納する。全ての置換アドレスは、それぞれ、前記少なくとも1つの冗長データ格納領域のアドレスに対応する。第1不揮発性メモリがアクセスされるときの入力アドレスとレジスタ群に格納された全ての置換アドレスとの比較結果に基づいて第1不揮発性メモリがアクセスされる。【選択図】図4
請求項（抜粋）：
複数のデータ格納領域と少なくとも1つの冗長データ格納領域とを備える第1不揮発性メモリと、
前記第1不揮発性メモリの前記複数のデータ格納領域の複数のアドレスのうち、置換アドレスを格納する第2不揮発性メモリと、
レジスタ群と、
動作命令に応答して、前記第2不揮発性メモリに格納された全ての置換アドレスを読み出し、前記レジスタ群に格納するシーケンサと
を具備し、
前記全ての置換アドレスは、それぞれ、前記少なくとも1つの冗長データ格納領域のアドレスに対応し、
前記第1不揮発性メモリがアクセスされるときの入力アドレスと前記レジスタ群に格納された前記全ての置換アドレスとの比較結果に基づいて前記第1不揮発性メモリがアクセスされる
半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C17/00 639Z
, G06F12/16 310P
5B018GA04
, 5B018KA17
, 5B018NA06
, 5B125BA01
, 5B125CA27
, 5B125DE09
出願人引用 (1件)
審査官引用 (5件)
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