記憶装置および記憶装置の制御方法

発明者： ,
出願人/特許権者：
代理人 (1件)：稲本義雄
公報種別：公開公報
出願番号（国際出願番号）：特願平10-242773
公開番号（公開出願番号）：特開2000-076845
出願日： 1998年08月28日
公開日（公表日）： 2000年03月14日
要約：

【要約】【課題】データの読み出しと書き込みとを同時に行うことのできる小型のメモリを提供する。【解決手段】 DRAMチップは、行アドレスおよび列アドレスによって指定されるメモリセルを有するメモリセルアレイ5と、行アドレスに対応して、所定の行のメモリセルを指定する行デコーダ3Rと、行アドレスに対応するメモリセルのうちの、列アドレスに対応するものを、データの読み書きが可能な状態にするための、並列に配置された複数のスイッチ手段としてのカラムスイッチ7iおよび107iとを備えており、2つの列アドレスWおよびRが与えられた場合に、行アドレスに対応するメモリセルのうちの、列アドレスWに対応するものと、列アドレスRに対応するものとのそれぞれが、データの読み書きが可能な状態になるように、カラムスイッチ7Wおよび107Rが制御される。

請求項（抜粋）：

データを記憶する記憶装置であって、第1および第2のアドレスによって指定される記憶単位を有する記憶手段と、前記第1のアドレスに対応して、前記記憶手段の記憶単位を指定する指定手段と、前記第1のアドレスに対応する前記記憶単位のうちの、前記第2のアドレスに対応するものを、データの読み書きが可能な状態にするための、並列に配置された複数のスイッチ手段と、複数の前記第2のアドレスが与えられた場合に、前記第1のアドレスに対応する前記記憶単位のうちの、複数の前記第2のアドレスそれぞれに対応するものが、データの読み書きが可能な状態になるように、前記スイッチ手段を制御する複数の制御手段とを備えることを特徴とする記憶装置。

IPC (2件)：

G11C 11/401 , G11C 11/413

FI (3件)：

G11C 11/34 362 C , G11C 11/34 J , G11C 11/34 371 H

Fターム (12件)：

5B015HH01 , 5B015HH03 , 5B015JJ31 , 5B015KA38 , 5B015KB08 , 5B015KB44 , 5B015QQ01 , 5B024AA07 , 5B024BA15 , 5B024BA29 , 5B024CA07 , 5B024CA15

引用特許：

審査官引用 (12件)

特開平4-268288
特開平2-249195
特開昭58-130494

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