特許

J-GLOBAL ID：200903080726224608

ディープサブミクロントランジスタ技術用のhigh-k/金属ゲートスタックをパッシベートするためのFベースのゲートエッチングの使用

発明者： ナディーネ・コラエルト ,  ポール・ジマーマン ,  マルク・ドゥマン ,  ウェルナー・ボウラルト ,  アデリナ・ク・シコヴァ
出願人/特許権者： アンテルユニヴェルシテール・ミクロ-エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ ,  カー・イュー・ルーベン・リサーチ・アンド・ディベロップメント
代理人 (3件)： 山田 卓二 ,  田中 光雄 ,  中野 晴夫
公報種別：公開公報
出願番号（国際出願番号）：特願2008-003462
公開番号（公開出願番号）：特開2008-177564
出願日： 2008年01月10日
公開日（公表日）： 2008年07月31日
要約：

【課題】プレーナ装置またはマルチゲート装置(MuGFET)のHfベースの誘電体ゲートスタックに、フッ素を導入し、負バイアス温度安定性および正バイアス温度安定性(NBTIおよびPBTI)を大幅に改良する、新規で、効果的で、費用対効果の高い方法を提供する。【解決手段】新規な方法は、フッ素を導入するためにSF6ベースの金属エッチング化学反応を用い、これにより標準プロセスフローの熱量の後に、界面の優秀なHパッシベーションが得られる。この方法の優位点は、この方法がFを導入するための金属ゲートエッチングを用いて、追加の注入や処理が不要であることである。新たな方法を用いた大幅なBTIの改良に加えて、MuGFET装置において、より良いVthの制御性と増加した駆動電流を得ることができる。【選択図】図1

請求項（抜粋）：

high-k誘電体層のフッ素パッシベーション方法であって、 少なくともチャネル層、high-k誘電体層、および金属ゲート層を含むゲートスタック層を提供する工程と、 炭素化合物を含まないフッ素含有プラズマに、ゲートスタック層を晒す工程と、 晒されたゲートスタック層を、700°Cより高い温度で熱処理する工程と、を含む方法。

IPC (6件)：

H01L 21/336 ,  H01L 29/786 ,  H01L 29/78 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 21/28

FI (7件)：

H01L29/78 617V ,  H01L29/78 617T ,  H01L29/78 617K ,  H01L29/78 618C ,  H01L29/78 301G ,  H01L29/58 G ,  H01L21/28 301R

Fターム (85件)：

4M104AA01 ,  4M104AA02 ,  4M104AA03 ,  4M104AA09 ,  4M104BB14 ,  4M104BB16 ,  4M104BB18 ,  4M104BB26 ,  4M104BB28 ,  4M104BB30 ,  4M104BB32 ,  4M104BB33 ,  4M104BB34 ,  4M104BB39 ,  4M104CC05 ,  4M104DD65 ,  4M104DD71 ,  4M104DD79 ,  4M104DD80 ,  4M104EE03 ,  4M104EE12 ,  4M104EE14 ,  4M104FF04 ,  4M104FF13 ,  4M104GG09 ,  4M104GG14 ,  5F110AA06 ,  5F110AA14 ,  5F110BB04 ,  5F110CC10 ,  5F110EE01 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE15 ,  5F110EE22 ,  5F110EE32 ,  5F110FF01 ,  5F110FF02 ,  5F110FF07 ,  5F110FF09 ,  5F110FF36 ,  5F110GG02 ,  5F110GG03 ,  5F110GG04 ,  5F110GG17 ,  5F110GG25 ,  5F110GG58 ,  5F110HJ13 ,  5F110HJ14 ,  5F110HK32 ,  5F110HM15 ,  5F110QQ04 ,  5F110QQ08 ,  5F140AA06 ,  5F140AB03 ,  5F140AC36 ,  5F140BA01 ,  5F140BA03 ,  5F140BA06 ,  5F140BB05 ,  5F140BD01 ,  5F140BD05 ,  5F140BD11 ,  5F140BD13 ,  5F140BD17 ,  5F140BF01 ,  5F140BF03 ,  5F140BF05 ,  5F140BF08 ,  5F140BF10 ,  5F140BF11 ,  5F140BF14 ,  5F140BF20 ,  5F140BF21 ,  5F140BF28 ,  5F140BG08 ,  5F140BG14 ,  5F140BG38 ,  5F140BG44 ,  5F140BG52 ,  5F140BH06 ,  5F140BH27 ,  5F140BK02 ,  5F140BK18

引用特許：

審査官引用 (3件)

• 半導体装置及び複合酸化物薄膜の製造方法
  公報種別：公開公報   出願番号：特願平11-245491   出願人：日本電気株式会社
• 薄膜トランジスタおよびその製造方法
  公報種別：公開公報   出願番号：特願2004-025668   出願人：東芝松下ディスプレイテクノロジー株式会社
• 半導体装置およびその作製方法
  公報種別：公開公報   出願番号：特願2001-141133   出願人：株式会社半導体エネルギー研究所

引用文献：

審査官引用 (2件)

• “Defect passivation in HfO2 gate oxide by fluorine”
• “Dry Etching of TaN/HfO2 Gate Stack Structure by Cl2/SF6/Ar inductively Coupled Plasma”