特許
J-GLOBAL ID:200903080858481677
不揮発性半導体記憶装置
発明者:
,
,
,
出願人/特許権者:
代理人 (1件):
深見 久郎 (外4名)
公報種別:公開公報
出願番号(国際出願番号):特願2002-149193
公開番号(公開出願番号):特開2003-346484
出願日: 2002年05月23日
公開日(公表日): 2003年12月05日
要約:
【要約】【課題】 不揮発メモリセルのしきい値のばらつきを抑えることができる不揮発性半導体記憶装置を提供する。【解決手段】 半導体記憶装置100は、メモリブロックMB内の特定のメモリセルへの書込動作時に、所定期間書込電圧を印加した後、センスアンプ回路22およびコンパレータ25を用いて、ベリファイ動作を行なう。ベリファイ動作の結果、メモリセルへの書込が不足している場合、メモリ制御回路28の指示により再び書込動作が行なわれる。このとき、メモリ制御回路は書込電圧を調整する。
請求項(抜粋):
半導体基板と、行列状に配置された不揮発性の複数のメモリセルを含む複数のメモリブロックと、前記複数のメモリセルの行方向に対応して配列される複数のワード線と、前記複数のメモリセルの列方向に対応して配列される複数のビット線と、書込動作時に、前記複数のメモリセルに対して書込動作を行なう制御回路とを含み、前記複数のメモリセルの各々は、前記半導体基板の主表面に形成され、前記複数のビット線のうちの対応するビット線に接続される第1および第2の導電領域と、前記半導体基板上であって、かつ、前記第1の導電領域と前記第2の導電領域との間に形成され、前記第1の導電領域近傍に第1記憶領域を有し、前記第2の導電領域近傍に第2記憶領域を有する絶縁膜とを含み、前記制御回路は、前記複数のメモリセルのうち、選択されたメモリセルに対して、1以上のパルス電圧を印加する、不揮発性半導体記憶装置。
IPC (8件):
G11C 16/02
, G11C 16/04
, G11C 16/06
, H01L 21/8247
, H01L 27/10 481
, H01L 27/115
, H01L 29/788
, H01L 29/792
FI (8件):
H01L 27/10 481
, G11C 17/00 611 A
, G11C 17/00 611 E
, G11C 17/00 621 Z
, G11C 17/00 634 E
, G11C 17/00 624
, H01L 27/10 434
, H01L 29/78 371
Fターム (31件):
5B025AA01
, 5B025AC04
, 5B025AD04
, 5B025AD07
, 5B025AD08
, 5B025AD10
, 5B025AE01
, 5B025AE08
, 5B025AF01
, 5F083EP17
, 5F083EP18
, 5F083EP23
, 5F083EP77
, 5F083ER02
, 5F083ER11
, 5F083ER21
, 5F083ER27
, 5F083KA06
, 5F083KA12
, 5F083ZA20
, 5F083ZA21
, 5F101BA45
, 5F101BA54
, 5F101BB05
, 5F101BC11
, 5F101BD02
, 5F101BD33
, 5F101BE02
, 5F101BE05
, 5F101BE07
, 5F101BF05
引用特許:
前のページに戻る