プログラマブル論理デバイス

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：服部毅巖
公報種別：公開公報
出願番号（国際出願番号）：特願2001-399326
公開番号（公開出願番号）：特開2003-198361
出願日： 2001年12月28日
公開日（公表日）： 2003年07月11日
要約：

【要約】【課題】プログラマブル論理デバイスに関し、単位面積あたりの論理ゲートの数が小さく、安価なボードシステムを実現できることを目的とする。【解決手段】各種論理機能を実現できる論理ブロック1と、結線状態を変更できるプログラマブル配線2と、入出力状態を変更できるプログラマブルI/Oブロック3とにこれらの動作を規定するコンフィギュレーション情報を蓄積する強誘電体メモリ4,5,6を設け、各強誘電体メモリ4,5,6に複数のコンフィギュレーション情報を蓄積し、情報選択手段7,8,9が任意の1つを選択する。複数のコンフィギュレーション情報を切り換えて使用することで、論理ゲートの数を実質的に大きくすることができ、外部に別チップの不揮発性メモリを有する必要がないため、これを実装したボードを安価にすることができる。

請求項（抜粋）：

外部からコンフィギュレーションを設定して所望の論理動作を可能にするプログラマブル論理デバイスにおいて、任意の論理動作を可能にする1つの回路に対して複数個のコンフィギュレーション情報を蓄積して複数個の論理状態を既定するようにした複数個のコンフィギュレーションメモリと、前記複数個のコンフィギュレーション情報を選択して複数種の論理動作を実行可能にする情報選択手段と、を備え、前記コンフィギュレーションメモリを不揮発性の強誘電体メモリセルで構成したことを特徴とするプログラマブル論理デバイス。

IPC (4件)：

H03K 19/177 , H01L 21/82 , H01L 21/822 , H01L 27/04

FI (4件)：

H03K 19/177 , H01L 21/82 A , H01L 27/04 M , H01L 27/04 B

Fターム (42件)：

5F038AC05 , 5F038AC15 , 5F038AV08 , 5F038AV17 , 5F038BB04 , 5F038CD05 , 5F038CD06 , 5F038CD07 , 5F038CD16 , 5F038DF05 , 5F038DF10 , 5F038DF11 , 5F038DF16 , 5F038DT04 , 5F038DT12 , 5F038EZ20 , 5F064AA08 , 5F064BB03 , 5F064BB04 , 5F064BB05 , 5F064BB06 , 5F064BB13 , 5F064BB15 , 5F064BB18 , 5F064BB19 , 5F064BB23 , 5F064BB26 , 5F064BB28 , 5F064BB33 , 5F064BB35 , 5F064DD32 , 5F064DD36 , 5F064EE54 , 5F064FF36 , 5F064FF52 , 5J042BA09 , 5J042CA00 , 5J042CA07 , 5J042CA15 , 5J042CA20 , 5J042CA27 , 5J042DA03

引用特許：

審査官引用 (9件)

プログラマブル回路装置
公報種別：公開公報出願番号：特願平7-251879 出願人：日本電信電話株式会社
プログラマブル回路装置
公報種別：公開公報出願番号：特願平7-271785 出願人：日本電信電話株式会社
プログラマブル集積回路
公報種別：公開公報出願番号：特願平10-002442 出願人：松下電子工業株式会社, 尾上孝雄, 白川功

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引用文献：

審査官引用 (3件)

「Performance oriented partitioning for time-multiplexed FPGA's」
「Performance oriented partitioning for time-multiplexed FPGA's」
「FPGA and CPLD Architectures:A Tutorial」

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